CN115528104A - 一种基于双材料栅介质的双栅隧穿场效应晶体管 - Google Patents
一种基于双材料栅介质的双栅隧穿场效应晶体管 Download PDFInfo
- Publication number
- CN115528104A CN115528104A CN202211222956.7A CN202211222956A CN115528104A CN 115528104 A CN115528104 A CN 115528104A CN 202211222956 A CN202211222956 A CN 202211222956A CN 115528104 A CN115528104 A CN 115528104A
- Authority
- CN
- China
- Prior art keywords
- gate
- channel region
- dual
- gate oxide
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005641 tunneling Effects 0.000 title claims abstract description 87
- 239000000463 material Substances 0.000 title claims abstract description 32
- 230000005669 field effect Effects 0.000 title claims abstract description 29
- 230000004888 barrier function Effects 0.000 claims abstract description 54
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 5
- 230000000052 comparative effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及双栅隧穿场效应晶体管，具体涉及一种基于双材料栅介质的双栅隧穿场效应晶体管，用于解决现有双栅隧穿场效应晶体管无法在提升开态电流的同时，降低双极电流和亚阈值摆幅的不足之处。该基于双材料栅介质的双栅隧穿场效应晶体管包括沟道区、源区、漏区、栅氧化层、辅助隧穿势垒层；其中栅氧化层上采用双材料异质结构，其包括靠近漏区的第二栅氧化层、靠近源区的第一栅氧化层，第二栅氧化层介电常数相对较低，以增加反向隧穿势垒宽度来降低双极效应；源区和辅助隧穿势垒层之间形成异质结接触介面，辅助隧穿势垒层用于降低隧穿的势垒宽度；本发明解决了传统的TFET开态电流低、双极效应明显、不能很好地满足TFET器件快速发展需求的缺点。
Description
技术领域
本发明涉及双栅隧穿场效应晶体管，具体涉及一种基于双材料栅介质的双栅隧穿场效应晶体管。
背景技术
随着芯片集成度和应用需求的不断提高，静态功耗与器件性能之间的矛盾已成为一个严重的问题。降低电子设备的静态功耗是未来节能应用的主要挑战之一。若要解决静态功耗问题，就需要在提高开态电流的同时保持较小的关态电流，即较高的电流开关比与陡峭的亚阈值摆幅。齐纳在1934年首次提出粒子可以通过隧穿来克服经典约束的能量势垒的概念。隧穿场效应晶体管(Tunneling Field Effect Transistor，TFET)是高性能低功耗集成电路领域的一个新成员，TFET受带间隧穿导通机制的影响，打破了其亚阈值摆幅不能小于60mV/dec的束缚，可以大大降低器件的功耗。
TFET的主要缺点是开态电流低，一般比MOSFET小两到三个数量级左右。双栅TFET的结构如图1所示，其包括源区2、沟道区1、漏区3和栅氧化层4。双栅TFET对沟道表现出双倍强的栅控能力，因此，双栅TFET有利于提高器件的开态电流。然而，由于隧穿几率的提高，双栅TFET的双极电流也会增加。在实际应用中，器件在工作时会受双极性影响导致性能下降，栅功率工程、掺杂工程、栅介质工程和减少漏掺杂是降低TFET双极性电流最常用的技术，但这些技术有其自身的局限性。因此，寻求一种既能够提升器件开态电流，又能够降低双极电流和亚阈值摆幅的隧穿场效应晶体管，成为有待解决的问题。
发明内容
本发明的目的是解决现有双栅隧穿场效应晶体管无法在提升开态电流的同时，降低双极电流和亚阈值摆幅的不足之处，而提供一种基于双材料栅介质的双栅隧穿场效应晶体管。
为了解决上述现有技术所存在的不足之处，本发明提供了如下技术解决方案：
一种基于双材料栅介质的双栅隧穿场效应晶体管，包括沟道区、源区、漏区、栅氧化层，其特殊之处在于：还包括辅助隧穿势垒层；
所述沟道区包括第一沟道区、第二沟道区；所述源区、辅助隧穿势垒层、第一沟道区、第二沟道区、漏区沿水平方向依次设置；
所述源区为P型掺杂或为N型掺杂，漏区掺杂类型与源区相反。
所述栅氧化层包括对称设置在辅助隧穿势垒层及第一沟道区顶部、底部的第一栅氧化层，以及对称设置在第二沟道区顶部、底部的第二栅氧化层；第一栅氧化层在辅助隧穿势垒层及第一沟道区顶部、底部的厚度，以及第二栅氧化层在第二沟道区顶部、底部的厚度均相等；第一栅氧化层的介电常数大于第二栅氧化层的介电常数；
所述辅助隧穿势垒层宽度小于第一沟道区宽度。
进一步地，所述第一栅氧化层在辅助隧穿势垒层及第一沟道区顶部、底部的厚度，以及第二栅氧化层在第二沟道区顶部、底部的厚度均相等，为2～3nm。
进一步地，所述辅助隧穿势垒层的宽度为2～5nm，厚度为10～30nm，辅助隧穿势垒层采用Si、Ge、SiGe半导体材料中的一种或多种，辅助隧穿势垒层的掺杂浓度为1×1018～5×1018cm-3。
进一步地，所述第一栅氧化层的材料采用HfO2，所述第二栅氧化层的材料采用SiO2。
进一步地，所述源区的材料采用Si1-xGex，且源区掺杂浓度为1×1020～2×1020cm-3，漏区掺杂浓度为1×1018～2×1018cm-3。
进一步地，所述漏区和沟道区的材料均采用Si。
进一步地，所述沟道区、辅助隧穿势垒层的总宽度Lc不超过30nm，且第一沟道区宽度与辅助隧穿势垒层宽度之和Lk等于第二沟道区宽度Lo。
进一步地，所述源区、第一沟道区、第二沟道区、漏区厚度相等，均为20～30nm。
进一步地，所述源区、辅助隧穿势垒层、第一沟道区、第二沟道区、漏区厚度均为20nm；所述沟道区、源区、漏区宽度均为20nm，所述辅助隧穿势垒层的宽度为2nm。
与现有技术相比，本发明的有益效果是：
(1)本发明一种基于双材料栅介质的双栅隧穿场效应晶体管，包括沟道区、源区、漏区、栅氧化层、辅助隧穿势垒层；其中栅氧化层上采用双材料异质结构，其包括靠近漏区的第二栅氧化层、靠近源区的第一栅氧化层，第二栅氧化层介电常数相对较低，以增加反向隧穿势垒宽度来降低双极效应；源区和辅助隧穿势垒层之间形成异质结接触介面，辅助隧穿势垒层用于降低隧穿的势垒宽度；本发明解决了传统的TFET开态电流低、双极效应明显、不能很好地满足TFET器件快速发展需求的缺点。
(2)本发明一种基于双材料栅介质的双栅隧穿场效应晶体管，以源区为P型掺杂为例，在开态条件下(Vg＝Vd＝1V)，本发明的开态电流明显大于硅基双栅TFET，并且双极电流也有减少。本发明的开态电流可达10-4A/μm，比普通硅基TFET大6个数量级左右，关态电流仅为10-17A/μm。此外，本发明的平均阈下摆幅仅为18mV/dec，较传统TFET降低了60％，保证器件有良好的工作特性，满足新一代器件的要求。
附图说明
图1为一种现有双栅隧穿场效应晶体管的结构示意图；
图2为本发明一种基于双材料栅介质的双栅隧穿场效应晶体管一个实施例的结构示意图；
图3为本发明实施例与对比例在开态条件下沿着距离栅氧化层4之间竖直距离为1nm处的能带对比图；
图4为在本发明实施例基础上，在不同栅氧化层厚度下的转移特性；
图5为本发明实施例与栅氧化层在沟道区顶部、底部材料均为Si02的对比例，以及栅氧化层在沟道区顶部、底部材料均为HfO2的对比例的转移特性曲线对比图。
附图标记说明如下：1-沟道区，11-第一沟道区，12-第二沟道区；2-源区；3-漏区；4-栅氧化层，41-第一栅氧化层，42-第二栅氧化层；5-辅助隧穿势垒层。
具体实施方式
下面结合附图和示例性实施例对本发明作进一步地说明。
定义水平方向的长度为宽度，竖直方向的长度为厚度。
实施例
参照图2，一种基于双材料栅介质的双栅隧穿场效应晶体管(HJ-HD-P-DGTFET)，包括沟道区1、源区2、漏区3、栅氧化层4和辅助隧穿势垒层5。
所述沟道区1包括第一沟道区11、第二沟道区12；所述源区2、辅助隧穿势垒层5、第一沟道区11、第二沟道区12、漏区3沿水平方向依次设置。
辅助隧穿势垒层5的宽度可以为2～5nm，辅助隧穿势垒层5可采用Si、Ge、SiGe半导体材料中的一种或多种，辅助隧穿势垒层5的掺杂浓度需满足1×1018～5×1018cm-3。
所述源区2为P型掺杂或为N型掺杂，源区2掺杂浓度需满足1×1020～2×1020cm-3，漏区3掺杂浓度需满足1×1018～2×1018cm-3，漏区3掺杂类型与源区2相反。
所述栅氧化层4包括对称设置在辅助隧穿势垒层5及第一沟道区11顶部、底部的第一栅氧化层41，以及对称设置在第二沟道区12顶部、底部的第二栅氧化层42；第一栅氧化层41的介电常数大于第二栅氧化层42的介电常数，用于增加反向隧穿势垒宽度来降低双极效应。
本发明结构上下对称，所述源区2、第一沟道区11、第二沟道区12、漏区3厚度相等，均为20～30nm。所述辅助隧穿势垒层5厚度为10～30nm。
本实施例中，源区2为P型掺杂，源区2掺杂浓度为1×1020cm-3，源区2宽度为20nm，采用x＝0.5的Si0.5Ge0.5材料；漏区3为N型掺杂，漏区掺杂浓度为1×1018cm-3，漏区3宽度为20nm；沟道区1的材料为Si，沟道区1采用P型磷(Boron)掺杂，浓度为1×1015cm-3，宽度为20nm；第一沟道区11宽度与辅助隧穿势垒层5宽度之和Lk等于第二沟道区12宽度Lo；第一栅氧化层41在辅助隧穿势垒层5及第一沟道区11顶部、底部的厚度均为2nm，且采用高K介质材料HfO2；第二栅氧化层42在第二沟道区顶部、底部的厚度均为2nm，且采用介电常数相对较低的SiO2。辅助隧穿势垒层5的宽度为2nm，辅助隧穿势垒层5采用Si，辅助隧穿势垒层5的掺杂浓度为5×1018cm-3。源区2、辅助隧穿势垒层5、第一沟道区11、第二沟道区12、漏区3厚度均为20nm。
对比例
参照图1，将背景技术中的硅基双栅隧穿场效应晶体管(DGTFET)作为对比例。对比例中，沟道区1、源区2和漏区3的材料均为硅，沟道区1与源区2采用P型磷(Boron)掺杂，栅氧化层4在沟道区1顶部、底部材料均为Si02或者HfO2，厚度均为2nm；其余结构参数与实施例相同。
图3为本发明实施例(HJ-HD-P-DGTFET)与栅氧化层4在沟道区顶部、底部材料均为Si02的对比例(Si-DGTFET)在开态条件下，沿着距离栅氧化层4之间竖直距离为1nm处(图2虚线处)的能带对比图。由图3可知，器件结构的不同会对其在工作时内部能带分布造成影响，在器件处于开态时，与对比例相比，本发明实施例的隧穿距离小于对比例所形成的隧穿距离，因而本发明实施例的双栅隧穿场效应晶体管结构有效提升了器件的开态电流。
栅氧化层4在辅助隧穿势垒层5及沟道区1顶部、底部的厚度相等，记为To；本实施例中，第一栅氧化层41在辅助隧穿势垒层5及第一沟道区11顶部、底部的厚度，以及第二栅氧化层42在第二沟道区顶部、底部的厚度均为2nm，即To＝2nm；图4显示了在本发明实施例基础上，在不同栅氧化层4厚度下的转移特性。由图4可知，本发明的开态电流随着栅氧化层4厚度的增加而增加。仿真结果表明，当栅氧化层4厚度To≤6nm时，本发明的最大开态电流从1.18×10-5A/μm增加到1.38×10-4A/μm。当栅氧化层4厚度To为1nm时，本发明的双极性电流增加两个数量级，表明本发明在栅氧化层4厚度To≤6nm时，可以有效提升器件的开态电流，双极电流也得到了有效的抑制。
图5为本发明实施例与栅氧化层4在沟道区1顶部、底部材料均为Si02的对比例、栅氧化层4在沟道区1顶部、底部材料均为HfO2的对比例的转移特性曲线对比图。此时Vg＝Vd＝1V(开态条件)，由图5可知，当栅电压较低时(Vg＜-0.4V)，其漏电流下降了2个数量级，第二栅氧化层42采用SiO2有效抑制了器件的双极电流；当Vg＞0.4V时，可以看出，本发明实施例有效提升了器件的开态电流，表明第一栅氧化层41采用HfO2有效提升了器件的开态电流；因而本发明实施例的组合异质栅介质结构既可以抑制器件的双极电流，也可以提高器件的开态电流。
以上实施例仅用以说明本发明的技术方案，而非对其限制，对于本领域的普通专业技术人员来说，可以对前述各实施例所记载的具体技术方案进行修改，或者对其中部分技术特征进行等同替换，而这些修改或者替换，并不使相应技术方案的本质脱离本发明所保护技术方案的范围。
Claims (9)
1.一种基于双材料栅介质的双栅隧穿场效应晶体管，包括沟道区(1)、源区(2)、漏区(3)、栅氧化层(4)，其特征在于：还包括辅助隧穿势垒层(5)；
所述沟道区(1)包括第一沟道区(11)、第二沟道区(12)；所述源区(2)、辅助隧穿势垒层(5)、第一沟道区(11)、第二沟道区(12)、漏区(3)沿水平方向依次设置；
所述源区(2)为P型掺杂或为N型掺杂，漏区(3)掺杂类型与源区(2)相反。
所述栅氧化层(4)包括对称设置在辅助隧穿势垒层(5)及第一沟道区(11)顶部、底部的第一栅氧化层(41)，以及对称设置在第二沟道区(12)顶部、底部的第二栅氧化层(42)；第一栅氧化层(41)在辅助隧穿势垒层(5)及第一沟道区(11)顶部、底部的厚度，以及第二栅氧化层(42)在第二沟道区顶部、底部的厚度均相等；第一栅氧化层(41)的介电常数大于第二栅氧化层(42)的介电常数；
所述辅助隧穿势垒层(5)宽度小于第一沟道区(11)宽度。
2.根据权利要求1所述的一种基于双材料栅介质的双栅隧穿场效应晶体管，其特征在于：所述第一栅氧化层(41)在辅助隧穿势垒层(5)及第一沟道区(11)顶部、底部的厚度，以及第二栅氧化层(42)在第二沟道区顶部、底部的厚度为2～3nm。
3.根据权利要求2所述的一种基于双材料栅介质的双栅隧穿场效应晶体管，其特征在于：所述辅助隧穿势垒层(5)的宽度为2～5nm，厚度为10～30nm，辅助隧穿势垒层(5)采用Si、Ge、SiGe半导体材料中的一种或多种，辅助隧穿势垒层(5)的掺杂浓度为1×1018～5×1018cm-3。
4.根据权利要求1至3任一所述的一种基于双材料栅介质的双栅隧穿场效应晶体管，其特征在于：所述第一栅氧化层(41)的材料采用HfO2，所述第二栅氧化层(42)的材料采用SiO2。
5.根据权利要求4所述的一种基于双材料栅介质的双栅隧穿场效应晶体管，其特征在于：所述源区(2)的材料采用Si1-xGex，且源区(2)掺杂浓度为1×1020～2×1020cm-3，漏区(3)掺杂浓度为1×1018～2×1018cm-3。
6.根据权利要求5所述的一种基于双材料栅介质的双栅隧穿场效应晶体管，其特征在于：所述漏区(3)和沟道区(1)的材料均采用Si。
7.根据权利要求6所述的一种基于双材料栅介质的双栅隧穿场效应晶体管，其特征在于：所述沟道区(1)、辅助隧穿势垒层(5)总宽度Lc不超过30nm，且第一沟道区(11)宽度与辅助隧穿势垒层(5)宽度之和Lk等于第二沟道区(12)宽度Lo。
8.根据权利要求1至7任一所述的一种基于双材料栅介质的双栅隧穿场效应晶体管，其特征在于：所述源区(2)、第一沟道区(11)、第二沟道区(12)、漏区(3)厚度相等，均为20～30nm。
9.根据权利要求8所述的一种基于双材料栅介质的双栅隧穿场效应晶体管，其特征在于：所述源区(2)、辅助隧穿势垒层(5)、第一沟道区(11)、第二沟道区(12)、漏区(3)厚度均为20nm；所述沟道区(1)、源区(2)、漏区(3)宽度均为20nm，所述辅助隧穿势垒层(5)的宽度为2nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211222956.7A CN115528104A (zh) | 2022-10-08 | 2022-10-08 | 一种基于双材料栅介质的双栅隧穿场效应晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211222956.7A CN115528104A (zh) | 2022-10-08 | 2022-10-08 | 一种基于双材料栅介质的双栅隧穿场效应晶体管 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115528104A true CN115528104A (zh) | 2022-12-27 |
Family
ID=84702479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211222956.7A Pending CN115528104A (zh) | 2022-10-08 | 2022-10-08 | 一种基于双材料栅介质的双栅隧穿场效应晶体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115528104A (zh) |
-
2022
- 2022-10-08 CN CN202211222956.7A patent/CN115528104A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20180138312A1 (en) | Lateral DMOS Device with Dummy Gate | |
| CN101523607B (zh) | 穿隧式场效应晶体管 | |
| US20110260173A1 (en) | Semiconductor structure | |
| CN102054870A (zh) | 一种半导体结构及其形成方法 | |
| WO2012136066A1 (en) | Complementary tunneling field effect transistor and method for forming the same | |
| CN103268889A (zh) | 一种无结型横向隧穿场效应晶体管 | |
| CN108389896B (zh) | 一种有效抑制双极性电流的双栅隧穿场效应晶体管 | |
| CN114725091B (zh) | 一种实现氮化镓cmos逻辑电路的结构 | |
| US10269951B2 (en) | Semiconductor device layout and method for forming same | |
| WO2023236523A1 (zh) | 一种增强型N沟道和P沟道GaN器件集成结构 | |
| CN115223875A (zh) | 包括InGaAs沟道的FET装置及制造该FET装置的方法 | |
| US10644100B2 (en) | Dual-gate PMOS field effect transistor with InGaAs channel | |
| Sun et al. | Scaling of In 0.7 Ga 0.3 As buried-channel MOSFETs | |
| CN109980015B (zh) | 一种有效增大开态电流的隧穿场效应晶体管 | |
| CN115528104A (zh) | 一种基于双材料栅介质的双栅隧穿场效应晶体管 | |
| CN214279984U (zh) | 一种SiC基纳米尺度肖特基势垒场效应晶体管 | |
| CN110729355B (zh) | 一种改善亚阈值摆幅的纵向隧穿场效应晶体管 | |
| WO2013063975A1 (zh) | 隧穿场效应晶体管结构及其形成方法 | |
| CN113838911A (zh) | 一种FinFET集成电路基本单元 | |
| CN104282754B (zh) | 高集成度l形栅控肖特基势垒隧穿晶体管 | |
| CN115498031A (zh) | 一种基于硅基的可调控双栅隧穿场效应晶体管 | |
| CN107359193B (zh) | 一种ldmos器件 | |
| WO2019205537A1 (zh) | 一种双栅mosfet结构 | |
| CN109244121B (zh) | 带栅场板结构的纵向隧穿场效应晶体管 | |
| CN115939182A (zh) | Si1-xGex/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |