CN114725091B - 一种实现氮化镓cmos逻辑电路的结构 - Google Patents
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Abstract
一种实现氮化镓CMOS逻辑电路的结构，包括：实现P沟道氮化镓晶体管：从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层，氮化镓沟道层上方设有第三铝镓氮势垒层、钝化层、金属源极、金属漏极，第三铝镓氮势垒层上方设有栅极介质层，栅极介质层上方设有栅极金属。实现N沟道氮化镓晶体管：从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层、第二铝镓氮势垒层，第二铝镓氮势垒层上方设有P型氮化镓层、钝化层、金属源极、金属漏极，P型氮化镓层上方设有栅极金属。本发明实现P沟道和N沟道氮化镓器件的增强型操作，减少散射对空穴迁移率影响，提高P沟道器件的输出电流。
Description
技术领域
本发明主要涉及氮化镓功率半导体集成技术领域，具体来说，是一种实现氮化镓CMOS逻辑电路的结构，实现具有较高阈值电压和输出电流的P沟道氮化镓高电子迁移率晶体管(HEMT)与N沟道氮化镓高电子迁移率晶体管(HEMT)的集成。
背景技术
当前功率集成电路发展迅速，针对发展需求，传统硅基电路的性能已近逼近理论极限，迫切需要新的材料代替硅基，第三代半导体材料氮化镓是一个优秀的选择。三代半导体材料的典型代表氮化镓(GaN)由于其所具有的宽禁带宽度、高临界电场等特性对高频、高压、高温和大功率等应用具有巨大的潜在应用优势。对于氮化镓材料目前一个主要的应用场景就是通过AlGaN/GaN异质结结构在异质结界面产生高浓度的二维电子气(2DEG)，二维电子气具有很好的高频特性，基于二维电子气设计性能优异的氮化镓电路。对于氮化镓电路来说由于缺少与N沟道器件可集成的良好P沟道器件；目前的解决方法是通过用硅基材料设计氮化镓N沟道器件的栅极驱动电路，这将带来的问题是硅基驱动电路的频率低于氮化镓器件，降低其高频特性同时未实现单片集成；此外可以通过NMOS逻辑设计氮化镓电路，这也将带来电路的静态功耗增大。只有设计良好可与N沟道器件集成的P沟道氮化镓器件才可以实现单片集成发挥出氮化镓电路的潜力。
对于P沟道氮化镓器件，由于本身存在的低空穴迁移率以及较高的方块电阻导致了其相对于N沟道氮化镓高电子迁移率晶体管具有较小的输出电流，从而导致实现CMOS逻辑电路的困难，因此提高氮化镓P沟道器件的电流能力是实现氮化镓全集成电路要面对的问题之一；同时要确保P沟道器件与N沟道器件的工艺兼容。对于电力电子技术中保持器件常关操作是确保安全性的关键，因此对于P沟道器件和N沟道器件均要保持常关操作也是实现氮化镓全集成电路要面对的问题之一。
本发明针对P沟道氮化镓HEMT的低输出电流，低阈值电压和与N沟道氮化镓HEMT的兼容问题提出一种新型氮化镓HEMT结构，此结构下可以很好的提高P沟道氮化镓HEMT的输出电流和阈值电压，同时该结构下可以实现N沟道氮化镓HEMT的高阈值电压和高输出电流,最终实现N沟道与P沟道的单片CMOS集成。
发明内容
技术问题：本发明针对上述问题，提出了一种实现氮化镓CMOS逻辑电路的结构，本发明结构能够很好的提高P沟道氮化镓高电子迁移率晶体管的输出电流和阈值电压，同时保持工艺兼容的N沟道氮化镓高电子迁移率晶体管的常关操作和高输出电流。
技术方案：本发明所述的一种实现氮化镓CMOS逻辑电路的结构从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层，在铝镓氮缓冲层上设有分离开设置的两部分第一铝镓氮势垒层，在两部分第一铝镓氮势垒层上分别设有氮化镓沟道层，在两部分氮化镓沟道层上分别设有第二铝镓氮势垒层；其中第一部分的氮化镓沟道层上方设有第三铝镓氮势垒层、第一钝化层、第二钝化层、第一源极及第一漏极，第一钝化层、第二钝化层分别位于第三铝镓氮势垒层两侧，第一源极及第一漏极分别位于第一钝化层、第二钝化层两外侧，第三铝镓氮势垒层上方设有栅极介质层，栅极介质层上方设有第一栅极；其中第二部分的氮化镓沟道层上方设有第二铝镓氮势垒层，在第二铝镓氮势垒层上设有第二P型氮化镓层、第三钝化层、第四钝化层，第二源极，第二漏极，第三钝化层、第四钝化层分别位于第二P型氮化镓层的两侧，第二源极，第二漏极分别位于第三钝化层、第四钝化层的两外侧，在第二P型氮化镓层的上方设有第二栅极。
所述第一铝镓氮势垒层的厚度大于第二铝镓氮势垒层的厚度，第一铝镓氮势垒层的厚度为15-45nm，第二铝镓氮势垒层和第三铝镓氮势垒层的厚度分别为15-25nm。
所述第一铝镓氮势垒层的铝组分小于第二铝镓氮势垒层和第三铝镓氮势垒层的铝组分，第一铝镓氮势垒层的铝组分为0.18-0.35；第二铝镓氮势垒层和第三铝镓氮势垒层的铝组分分别为0.2-0.4。
所述的铝镓氮势垒层和氮化镓沟道层间生长第一氮化铝插入层，其厚度为1-5nm。
所述的氮化镓沟道层和铝镓氮势垒层间生长第二氮化铝插入层,其厚度为1-5nm。
所述的氮化镓沟道层的厚度为10-30nm，非故意掺杂。
所述的源极及漏极与铝镓氮势垒层间的GaN厚度为5-20nm。
所述的铝镓氮势垒层与氮化镓沟道层之间靠近氮化镓沟道层的位置存在二维空穴气；氮化镓沟道层与铝镓氮势垒层之间靠近氮化镓沟道层的位置存在二维电子气。
所述的第三铝镓氮势垒层与栅极介质层保证P沟道器件增强型操作；对于N沟道器件第二P型氮化镓层的掺杂浓度为5.0×1018/cm3～1.0×1020/cm3，实现N沟道器件增强型操作。
所述的衬底的材料为P型硅、蓝宝石或SiC材料。
目前国内外研究机构的设计方案中，针对P沟道氮化镓HEMT，采取以下方式实现；比如在N沟道氮化镓HEMT的外延结构上通过P型氮化镓层实现，或通过氮化镓和铝镓氮异质结间的极化效应产生的二维空穴气实现，但这些方法获得的P管的电流能力都较小；此外也有高电流能力的P管设计但往往是常开器件或与N管外延不兼容。
有益效果：与现有技术相比，本发明具有如下优点：
本发明在传统氮化镓外延结构基础上，提出了一种新的氮化镓外延结构，增加一层铝镓氮势垒层在氮化镓沟道层和铝镓氮缓冲层之间，保持增加的铝镓氮势垒层的铝组分和厚度都相对P型氮化镓下方的铝镓氮势垒层较大；同时可以在铝镓氮势垒层和氮化镓沟道层之间生长一层氮化铝薄层。该外延结构适应于传统氮化镓外延工艺，同时本发明外延结构可以实现N管与P管的兼容。
首先类似于传统氮化镓外延结构，顶层铝镓氮势垒层与氮化镓沟道层之间由于异质结的极化效应产生高浓度高迁移率的二维电子气，利用二维电子气设计N沟道氮化镓高电子迁移率晶体管；其次氮化镓沟道层和下方的铝镓氮势垒层之间由于异质结极化效应产生高浓度的二维空穴气，利用二维空穴气可以设计P沟道氮化镓HEMT。对于N管平衡条件下(栅压为0V)高浓度的P型GaN帽层消耗二维电子气，保持N管常关操作；为了实现高电流能力可以通过增加顶部铝镓氮势垒层的铝组分或厚度来增加二维电子气的浓度。对于P管平衡条件下(栅压为0V)顶部铝镓氮势垒层与氮化镓沟道层间产生的二维电子气消耗掉氮化镓沟道层与下方铝镓氮势垒层间的二维空穴气，保持P管常关操作；为了增加P管输出电流可以增加下方铝镓氮势垒层厚度和铝组分；若在下方铝镓氮势垒层和沟道层间生长一个氮化铝薄层，可增加二维空穴气浓度同时可减小铝镓氮势垒层的合金散射对二维空穴气迁移率的影响，达到增加P管输出电流的效果。同时氮化镓沟道层不存在金属Mg掺杂，则很小的杂质散射影响二维空穴气的迁移率，达到提高输出电流的效果。
附图说明
图1所示为普通氮化镓HEMT的外延结构图。
图2所示为本发明氮化镓HEMT的外延结构图。
图3所示为本发明氮化镓HEMT外延下实现的P沟道氮化镓HEMT结构图与N沟道氮化镓HEMT结构图。
图4所示为本发明P沟道氮化镓HEMT的转移特性曲线。
图5所示为本发明P沟道氮化镓HEMT的输出特性曲线。
图6所示为本发明N沟道氮化镓HEMT的转移特性曲线。
图7所示为本发明N沟道氮化镓HEMT的输出特性曲线。
图中有：衬底1，氮化铝成核层2，铝镓氮缓冲层3，第一铝镓氮势垒层4，氮化镓沟道层5，第二铝镓氮势垒层6，第一P型氮化镓层7，第三铝镓氮势垒层8、第一钝化层9、第二钝化层10，第一源极11，第一漏极12，栅极介质层13，第一栅极14，第二P型氮化镓层15、第三钝化层16、第四钝化层17，第二源极18，第二漏极19，第二栅极20，第一氮化铝插入层201，第二氮化铝插入层202。
具体实施方式
下面结合图3，对本发明做详细说明：
本发明所述的一种实现氮化镓CMOS逻辑电路的结构，包括：衬底1，在衬底1上方设有氮化铝成核层2，氮化铝成核层2上方设有铝镓氮缓冲层3，铝镓氮缓冲层3上方设有第一铝镓氮势垒层4，第一铝镓氮势垒层4上方设有氮化镓沟道层5，氮化镓沟道层5上方设有第二铝镓氮势垒层6，第二铝镓氮势垒层6上方设有第一P型氮化镓层7。在该结构下实现P沟道高电子迁移率晶体管，包括：衬底1，在衬底1上方设有氮化铝成核层2，氮化铝成核层2上方设有铝镓氮缓冲层3，铝镓氮缓冲层3上方设有第一铝镓氮势垒层4，第一铝镓氮势垒层4上方设有氮化镓沟道层5，氮化镓沟道层5上方设有铝镓氮势垒层8、第一钝化层9、钝化层10，氮化镓沟道层5上方两端设有第一源极11及第一漏极12，第一源极11及第一漏极12上方设有金属分别作为源极11和漏极12连接氮化镓沟道层5两端至外围的输入\输出，第一源极11金属与氮化镓沟道层5左端形成欧姆接触，第一漏极12和氮化镓沟道层5右端形成欧姆接触，铝镓氮势垒层8上方设有栅极介质层13，栅极介质层13上方设有第一栅极14金属连接栅极介质层13至结构外围的输入输出端。在该结构下实现N沟道高电子迁移率晶体管，包括：衬底1，在衬底1上方设有氮化铝成核层2，氮化铝成核层2上方设有铝镓氮缓冲层3，铝镓氮缓冲层3上方设有第一铝镓氮势垒层4，第一铝镓氮势垒层4上方设有氮化镓沟道层5，氮化镓沟道层5上方设有铝镓氮势垒层6，铝镓氮势垒层6上方设有第二P型氮化镓层15、钝化层16、钝化层17，铝镓氮势垒层6上方两端设有第二源极18及第二漏极19，第二源极18及第二漏极19上方设有金属分别作为第二源极18和第二漏极19连接第二铝镓氮势垒层6两端至外围的输入\输出，第二源极18金属与第二铝镓氮势垒层6左端形成欧姆接触，第二漏极19金属与第二铝镓氮势垒层6右端形成欧姆接触，第二P型氮化镓层15上方设有第二栅极20金属连接第二P型氮化镓层15至结构外围的输入\输出，第二栅极20金属和第二P型氮化镓层15形成肖特基接触。
所述第一铝镓氮势垒层的厚度大于第二铝镓氮势垒层的厚度，第一铝镓氮势垒层的厚度为15-45nm，第二铝镓氮势垒层和第三铝镓氮势垒层的厚度分别为15-25nm。
所述第一铝镓氮势垒层的铝组分小于第二铝镓氮势垒层和第三铝镓氮势垒层的铝组分，第一铝镓氮势垒层的铝组分为0.18-0.35；第二铝镓氮势垒层和第三铝镓氮势垒层的铝组分分别为0.2-0.4。
下面结合附图对本发明进行进一步说明。
本发明的工作原理：
氮化镓功率器件具有高电流密度、快开关速度和低导通电阻等优点，作为优秀的第三代半导体材料，氮化镓器件的主要运用为N沟道器件，但集成是发展趋势。传统硅基电路驱动氮化镓器件限制了氮化镓的优势，充分发挥氮化镓材料优势的解决方法是实现氮化镓电路的全集成，这迫切需要一个性能良好的与N沟道器件兼容的P沟道器件。目前一些机构采取刻蚀P型氮化镓层或者增加非故意掺杂氮化镓层实现增强型P沟道器件，但这些方法得到的P沟道器件电流能力较小或者容易降低N沟道器件电学特性，不利于实现氮化镓电路集成。
本发明在传统结构基础上，提出了一种新的结构，在氮化镓沟道层和铝镓氮缓冲层之间增加一层铝镓氮势垒层，在本发明外延层下通过P型氮化镓层、上方铝镓氮势垒层、氮化镓沟道层实现增强型N沟道器件；通过上方铝镓氮势垒层、氮化镓沟道层、下方铝镓氮势垒层实现增强型P沟道器件。对于N沟道器件与P沟道器件的隔离采取台面刻蚀等方式。
首先对于本发明外延下实现的增强型N沟道高电子迁移率晶体管，其中上方铝镓氮势垒层与氮化镓沟道层因为异质结极化效应产生高浓度高迁移率的二维电子气，同时氮化镓沟道层与下方铝镓氮势垒层存在极化效应产生高浓度的二维空穴气，通过调整两层铝镓氮势垒层的厚度和铝组分可以实现关断下方二维空穴气，消除电子电流与空穴电流的串扰问题。同时因为两层铝镓氮势垒层的存在将电子限制在势阱中，将大大降低高压作用下电子溢出的几率，提高二维电子气的限域性。对于实现N沟道器件的增强型操作，通过保留栅极区域的顶层P型氮化镓层实现耗尽栅极二维电子气，又由于二维电子气的限域性，利于P型氮化镓层耗尽下方异质结处二维电子气，一定程度上增加了N沟道器件的阈值。本发明的N管转移特性曲线和输出特性曲线的仿真图如图4和图5所示，为了提高器件的开态电流可以在上层铝镓氮势垒层和氮化镓沟道层间插入一个氮化铝薄层。
其次对于本发明外延下实现的增强型P沟道高电子迁移率晶体管，其中氮化镓沟道层与下方铝镓氮势垒层因为异质结极化效应产生高浓度的二维空穴气，利用二维空穴气制造P沟道氮化镓器件；同时上方铝镓氮势垒层和氮化镓沟道层异质结间会产生高浓度二维电子气，当氮化镓沟道层保持一定厚度时可以利用二维电子气实现关断二维空穴气。对于P沟道高电子迁移率晶体管栅极区域保留上方铝镓氮势垒层，实现栅极关断。同时在上方铝镓氮势垒层上方增加一层栅介质层：一方面提高氮化镓沟道层和下方铝镓氮势垒层间的价带势垒，达到提高P沟道氮化镓器件阈值的效果；一方面由于栅极介质层的存在可以提高栅极耐压，降低栅极漏电。通过调整两层铝镓氮势垒层的厚度、铝组分，实现调控P沟道氮化镓器件的阈值。图6所示为本发明的P管转移特性曲线的仿真图。
最后关于本发明下的P沟道氮化镓器件，采取非故意掺杂的氮化镓层作为二维空穴气的沟道层，相比于在P型氮化镓中采取凹槽栅技术实现增强型操作，本发明利用这一沟道层可以最小的避免由于P型氮化镓中Mg掺杂引起的杂质散射，提高二维空穴气的迁移率，提高开态电流从而实现减小单片集成的面积。此外在本发明中栅极区域没有采取凹槽刻蚀技术，因为凹槽刻蚀会带来一定的缺陷，同时在工艺刻蚀过程中会引起器件间很大的不均匀性，对于芯片的大批量生产带来很大的困难；而本发明中可以选择性保留栅极区域的上方铝镓氮势垒层，刻蚀去除其他区域的上方铝镓氮势垒层，因为材料间的高选择性刻蚀可以仅去除铝镓氮材料而很少影响氮化镓材料，类似于N管工艺中刻蚀P型氮化镓层；这种方式将减小材料间的缺陷密度，保证在氮化镓沟道层二维空穴气的较高迁移率。图7所示是本发明的P管输出特性曲线的仿真图，为了进一步提高二维空穴气的迁移率和空穴浓度可以在氮化镓沟道层与下方铝镓氮势垒层间插入氮化铝薄层，氮化铝薄层一方面可以增加异质结间极化效应产生更高浓度二维空穴气，另一方面可以降低铝镓氮势垒层的合金散射对二维空穴气迁移率的影响；最终实现P沟道氮化镓高电子迁移率晶体管的高输出电流。
Claims (9)
1.一种实现氮化镓CMOS逻辑电路的结构，其特征在于该结构从下到上顺序设有衬底(1)、氮化铝成核层(2)、铝镓氮缓冲层(3)，在铝镓氮缓冲层(3)上设有分离开设置的两部分第一铝镓氮势垒层(4)，在两部分第一铝镓氮势垒层(4)上分别设有氮化镓沟道层(5)，在两部分氮化镓沟道层(5)上分别设有第二铝镓氮势垒层(6)；其中第一部分的氮化镓沟道层(5)上方设有第三铝镓氮势垒层(8)、第一钝化层(9)、第二钝化层(10)、第一源极(11)及第一漏极(12)，第一钝化层(9)、第二钝化层(10)分别位于第三铝镓氮势垒层(8)两侧，第一源极(11)及第一漏极(12)分别位于第一钝化层(9)、第二钝化层(10)两外侧，第三铝镓氮势垒层(8)上方设有栅极介质层(13)，栅极介质层(13)上方设有第一栅极(14)；其中第二部分的氮化镓沟道层(5)上方设有第二铝镓氮势垒层(6)，在第二铝镓氮势垒层(6)上设有第二P型氮化镓层(15)、第三钝化层(16)、第四钝化层(17)，第二源极(18)，第二漏极(19)，第三钝化层(16)、第四钝化层(17)分别位于第二P型氮化镓层(15)的两侧，第二源极(18)，第二漏极(19)分别位于第三钝化层(16)、第四钝化层(17)的两外侧，在第二P型氮化镓层(15)的上方设有第二栅极(20)；
所述的铝镓氮势垒层(4)与氮化镓沟道层(5)之间靠近氮化镓沟道层(5)的位置存在二维空穴气；氮化镓沟道层(5)与铝镓氮势垒层(6)之间靠近氮化镓沟道层(5)的位置存在二维电子气。
2.根据权利要求1所述的一种实现氮化镓CMOS逻辑电路的结构，其特征在于，所述第一铝镓氮势垒层(4)的厚度大于第二铝镓氮势垒层(6)和第三铝镓氮势垒层(8)的厚度。
3.根据权利要求1所述的一种实现氮化镓CMOS逻辑电路的结构，其特征在于，所述第一铝镓氮势垒层(4)的铝组分小于第二铝镓氮势垒层(6)和第三铝镓氮势垒层(8)的铝组分。
4.根据权利要求1所述的一种实现氮化镓CMOS逻辑电路的结构，其特征在于，所述的铝镓氮势垒层(4)和氮化镓沟道层(5)间生长第一氮化铝插入层(201),其厚度为1-5nm。
5.根据权利要求1所述的一种实现氮化镓CMOS逻辑电路的结构，其特征在于，所述的氮化镓沟道层(5)和铝镓氮势垒层(6)间生长第二氮化铝插入层(202),其厚度为1-5nm。
6.根据权利要求1所述的一种实现氮化镓CMOS逻辑电路的结构，其特征在于，所述的氮化镓沟道层(5)的厚度为10-30nm，非故意掺杂。
7.根据权利要求1所述的一种实现氮化镓CMOS逻辑电路的结构，其特征在于，所述的源极(11)及漏极(12)与铝镓氮势垒层(4)间的GaN厚度为5-20nm。
8.根据权利要求1所述的一种实现氮化镓CMOS逻辑电路的结构，其特征在于，所述的第三铝镓氮势垒层(8)与栅极介质层(13)保证P沟道器件增强型操作；对于N沟道器件第二P型氮化镓层(15)的掺杂浓度为5.0×1018/cm3～1.0×1020/cm3，掺杂剂为Mg、Be材料，实现N沟道器件增强型操作。
9.根据权利要求1所述的一种实现氮化镓CMOS逻辑电路的结构，其特征在于，所述的衬底(1)的材料为P型硅、蓝宝石或SiC材料。
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