CN115939182A - Si1-xGex/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管 - Google Patents

Abstract

本发明涉及Si_1‑xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管；目的是在缓解双栅TFET(DGTFET)的双极效应问题的基础上进一步提高双栅TFET(DGTFET)的开态电流和开关电流比，以及降低亚阈值摆幅；包括漏区、沟道区和源区，沟道区为阶梯型结构，沟道区的薄端与源区连接，沟道区的厚端与漏区连接；沟道区上下两侧均设置有与沟道区形状相适配的阶梯型结构低k栅氧化层，低k栅氧化层的台阶面位于沟道区台阶面的左侧，低k栅氧化层薄端的厚度小于低k栅氧化层厚端的厚度；低k栅氧化层薄端的上下两侧均设置有与其长度相等的高k栅氧化层；低k栅氧化层采用低k介质材料制备，高k栅氧化层采用高k介质材料制备；源区采用Si_1‑xGe_x制备，沟道区和漏区采用硅制备。

Description

Si1-xGex/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管

技术领域

本发明涉及一种双栅型隧穿场效应晶体管，具体涉及Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管。

背景技术

近几十年来，金属氧化物半导体场效应晶体管(MOSFET)的特征尺寸随着摩尔定律不断缩小，但是其总功耗和关态泄露电流也不可避免地随之增加，同时，由于MOSFET的载流子输运机制，它的亚阈值摆幅(SS)被限制在60mV/dec以上，显然，这些缺陷使得MOSFET不再适应未来对于超低功耗集成电路的需求。

1934年，齐纳首次提出粒子可以通过隧穿来克服经典约束的能量势垒的概念。基于这个概念提出的隧穿场效应晶体管(TFET)以带间隧穿的导通机制打破了MOSFET的亚阈值摆幅限制，大大降低了器件的功耗。

但是，TFET有着开态电流低的缺点，一般比MOSFET少两到三个数量级左右，这是TFET目前最大的问题。

如图1所示，是硅基双栅隧穿场效应晶体管(Si-DGTFET)的结构示意图，包括从右往左依次设置的漏区03、沟道区02以及源区01，沟道区02上下两端均设置有一层低K栅氧化层04，从图中可以看出，硅基双栅隧穿场效应晶体管(Si-DGTFET)是双栅TFET(DGTFET)结构，其双栅的结构对沟道区表现出双倍强的栅控能力，提高器件的开态电流，然而，由于其左右对称结构，DGTFET表现出严重的双极行为，在实际应用中，这种双极效应会导致电路的性能下降。

发明内容

本发明的目的是在缓解双栅TFET(DGTFET)的双极效应问题的基础上进一步提高双栅TFET(DGTFET)的开态电流和开关电流比，以及降低亚阈值摆幅，而提供一种Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管。

本发明所采用的技术方案是：

一种Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管，包括从右往左依次设置的漏区、沟道区和源区，其特殊之处在于：

所述沟道区为阶梯型结构，沟道区的薄端与源区连接，且两者厚度相同，沟道区的厚端与漏区连接，且两者厚度相同；

所述沟道区上下两侧均设置有与沟道区形状相适配的阶梯型结构低k栅氧化层，低k栅氧化层的台阶面位于沟道区台阶面的左侧，低k栅氧化层的长度与沟道区的长度相等，低k栅氧化层薄端的厚度小于低k栅氧化层厚端的厚度；所述低k栅氧化层薄端的上下两侧均设置有与其长度相等的高k栅氧化层；

所述低k栅氧化层采用低k介质材料制备，所述高k栅氧化层采用高k介质材料制备；所述源区采用Si_1-xGe_x制备，沟道区和漏区采用硅制备，其中x表示SiGe中的锗的含量，0＜x＜1；

定义：高k栅氧化层的厚度为A、低k栅氧化层薄端的厚度为B、低k栅氧化层厚端的厚度为C、沟道区薄端的厚度为D、沟道区厚端的厚度为E、低k栅氧化层的台阶面与沟道区的台阶面之间距离为L，则A、B、C、D、E、L满足以下公式：2A+2B+D≤2C+E；且A+B≥C；L＝C。

进一步的，所述高k介质材料为HfO₂或Al₂O₃；

所述低k介质材料为SiO₂。

进一步的，所述低k栅氧化层的厚端厚度为低k栅氧化层的薄端厚度的二倍；且低k栅氧化层的台阶面与沟道区的台阶面之间距离与低k栅氧化层的厚端厚度相等。

进一步的，所述低k栅氧化层的厚端厚度为2nm，低k栅氧化层的薄端厚度为1nm；所述高k栅氧化层的厚度为1nm。

进一步的，所述沟道区薄端的长度和沟道区厚端的长度相同。

进一步的，所述源区为P型，漏区为N型；或者源区为N型，漏区为P型；所述沟道区的掺杂类型与源区相同；其中，N型掺杂元素为砷或磷，P型掺杂元素为硼。

进一步的，所述漏区的掺杂浓度为1×10¹⁷～1×10¹⁸cm^-3；

所述源区掺杂浓度为1×10¹⁹～1×10²⁰cm^-3；

所述沟道区掺杂浓度为1×10¹⁵～1×10¹⁶cm^-3。

进一步的，所述漏区长度为10～20nm，源区长度为10～20nm，沟道区的长度为大于等于50nm。

进一步的，所述沟道区薄端的厚度为5～10nm，沟道区的厚端厚度为20～30nm。

进一步的，栅极金属的功函数设置为3.9～4.3eV。

本发明的有益效果是：

1、本发明中，通过将沟道区设置为阶梯型结构，以及将沟道区周侧的低k栅氧化层设置为与沟道区形状相适配的阶梯型结构，形成不对称沟道厚度结构；

通过在低k栅氧化层的薄端周侧设置高k栅氧化层，形成叠栅氧化层结构；

通过源区采用Si_1-xGe_x材料，沟道区和漏区采用硅材料，以在源区和沟道区之间形成Si_1-xGe_x/Si隧穿异质结；

通过上述不对称沟道厚度结构、叠栅氧化层结构以及Si_1-xGe_x/Si隧穿异质结多维结合，缓解了双栅TFET(DGTFET)的双极效应会影响导致电路的性能下降的问题，并且进一步提高了双栅TFET(DGTFET)的开态电流和开关电流比，以及降低亚阈值摆幅。

本发明中的隧道场效应晶体管，在降低了双极电流和亚阈值摆幅的同时又保持高开态电流、高开关电流比和低亚阈值摆幅。

2、本发明中，所采用的不对称沟道厚度结构通过引入不对称性能够有效缓解双栅TFET(DGTFET)的双极效应。

3、本发明中，所采用的叠栅氧化层结构，将高介电常数材料放置在低介电常数材料上，能够减小高介电常数材料与半导体材料之间的界面缺陷和晶格失配，同时又能使高介电常数材料增强源区到沟道区的载流子带带隧穿率。

4、本发明中，所采用的Si_1-xGe_x/Si隧穿异质结使得源区材料的禁带宽度缩小，大大提高了源区到沟道区的载流子带带隧穿率。

5、本发明中，通过不对称沟道厚度结构、叠栅氧化层结构以及Si_1-xGe_x/Si隧穿异质结多维结合，利用双栅隧穿场效应晶体管优秀的栅控能力，来对TFET器件结构进行整体优化，从而提升了器件的性能，避免了传统TFET开态电流低、双极行为显著等缺点，使TFET能够符合超低功耗集成电路的需求。

6、本发明可用于高性能、低功耗集成电路领域的半导体器件制作。

附图说明

图1是现有技术双栅隧穿场效应晶体管(Si-DGTFET)的结构示意图；

图1中附图标记说明：

01、源区；02、沟道区；03、漏区；04、低k栅氧化层；

图2是本发明Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管实施例的结构示意图；

图3是本发明实施例与现有技术在-1V到1V栅电压范围内的转移特性曲线对比图；

图4是本发明实施例与现有技术在开态条件下，沿着栅氧化层下方1nm处沟道区的能带对比图；

图5是本发明实施例与现有技术在关态条件下，沿着栅氧化层下方1nm处沟道区的能带对比图；

图6是本发明实施例与现有技术在双极态条件下，沿着栅氧化层下方1nm处沟道区的能带对比图；

图7是本发明实施例与现有技术在开态条件下，沿着栅氧化层下方1nm处沟道区的电场对比图。

图2中附图标记说明：

1、源区；2、沟道区；3、漏区；4、低k栅氧化层；5、高k栅氧化层。

具体实施方式

下面结合附图和具体实施方式对本发明进行详细说明。

文中的左、右是以图1或图2的视角进行描述。

本发明提出一种基于阶梯沟道的Si_1-xGe_x/Si异质结叠栅氧化层双栅隧道场效应晶体管，如图2所示，包括源区1、沟道区2、漏区3、低k栅氧化层4以及高k栅氧化层5；

沟道区2呈阶梯状结构，左端为薄端，即厚度薄，右端为厚端，即厚度厚，厚端与薄端沿左右方向的长度相等，薄端与源区1连接，厚端与漏区3连接；

沟道区2上下两侧均设置有与沟道区2的形状相适配，呈阶梯状的低k栅氧化层4，低k栅氧化层4的左端(即薄端)与沟道区2的左端相接，低k栅氧化层4的右端(即厚端)与沟道区2的右端相接，且低k栅氧化层4的厚端厚度为低k栅氧化层4的薄端厚度的二倍，低k栅氧化层4的台阶面位于沟道区2的台阶面的左侧，低k栅氧化层4的台阶面与沟道区2的台阶面之间的距离与低k栅氧化层4的厚端厚度相同，低k栅氧化层4将沟道区2左右两侧相接。

低k栅氧化层4薄端的上下两端均设置有高k栅氧化层5，高k栅氧化层5的两端分别与低k栅氧化层4的薄端两端相接。

高k栅氧化层5采用介电常数高于SiO₂的材料，如HfO₂、Al₂O₃等高介电常数材料；低k栅氧化层4使用介电常数相对较低的SiO₂。

基于阶梯沟道的Si_1-xGe_x/Si异质结叠栅氧化层双栅隧道场效应晶体管整体，以左右方向为对称轴上下对称。

源区1采用Si_1-xGe_x材料，而沟道区2和漏区3仍使用硅材料，以在源区1和沟道区2之间形成Si_1-xGe_x/Si隧穿异质结。

源区1与漏区3掺杂相反类型的杂质，即源区1为P型，漏区3为N型；或者源区1为N型，漏区3为P型；沟道区2与源区1掺杂相同类型的杂质，即沟道区2与源区1同为P型或N型；其中，N型掺杂元素为砷或磷，P型掺杂元素为硼，即对于N型Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管，源区1为P型掺杂，掺杂浓度为1×10¹⁹～1×10²⁰cm^-3，漏区3为N型掺杂，掺杂浓度为1×10¹⁷～1×10¹⁸cm^-3，沟道区2为P型掺杂，掺杂浓度为1×10¹⁵～1×10¹⁶cm^-3；对于P型Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管，源区1为N型掺杂，掺杂浓度为1×10¹⁹～1×10²⁰cm^-3，漏区3为P型掺杂，掺杂浓度为1×10¹⁷～1×10¹⁸cm^-3，沟道区2为N型掺杂，掺杂浓度为1×10¹⁵～1×10¹⁶cm^-3。

漏区3长度为10～20nm，源区1长度为10～20nm，沟道区2的长度为50nm，沟道区2薄端的厚度为5～10nm，沟道区2的厚端厚度为20～30nm。

本发明中器件的基础结构为硅基阶梯沟道双栅隧道场效应晶体管，通过构造不对称的源漏结构以降低传统硅基TFET的双极电流；本发明构建了异质结和叠栅氧化层结构，以在降低传统硅基TFET的双极电流的同时，还能拥有高的开态电流，并且进一步减小亚阈值摆幅(SS)；源区1采用Si_1-xGe_x材料，和沟道区2的Si材料形成异质结可以进一步缩短隧穿结处的有效隧穿长度，增加源区1到沟道区2的隧穿几率，提升器件的开态电流。此外，靠近源区1的栅氧化层为高k栅介质(HfO₂或Al₂O₃)叠加在低k栅介质(SiO₂)上，以提高栅极对沟道区2的控制能力，增加隧道结处的隧穿几率，减小亚阈值摆幅(SS)；同时，叠栅氧化层的结构还可以有效缓解高k介质和半导体材料之间的界面缺陷和晶格失配等问题。

本发明有效避免了传统硅基TFET的开态电流低、双极电流高和亚阈值摆幅大等缺点，具有良好的双极性能以及较高的开态电流和较低的关态泄漏电流，并且相比传统硅基TFET降低了77％左右。

在本发明中，给出一个具体的实施例如下：

P型源区1的掺杂浓度为1×10²⁰cm^-3，长度为10nm，厚度为5nm，采用x＝0.9的Si_0.1Ge_0.9材料；N型漏区3的掺杂浓度为1×10¹⁷cm^-3，漏区3长度为10nm，厚度为20nm，材料为硅(Si)；P型沟道区2的掺杂浓度为1×10¹⁵cm^-3，长度为50nm，薄端厚度为5nm，厚端厚度为20nm，低k栅氧化层4厚端的厚度为2nm，N型掺杂元素为砷(As)，P型掺杂元素为硼(B)，低k栅氧化层4薄端的厚度为1nm，高k栅氧化层5的厚度为1nm，材料为高k介质材料HfO₂，栅极功函数设置为4.3eV。

如图1所示，是硅基双栅隧穿场效应晶体管(Si-DGTFET)的结构示意图，包括：源区01、沟道区02、漏区03以及低k栅氧化层04，源区01和沟道区02采用P型硼掺杂，掺杂浓度分别为1×10²⁰cm^-3和1×10¹⁵cm^-3；漏区03采用N型砷掺杂，掺杂浓度为1×10²⁰cm^-3；源区01、沟道区02和漏区03均为硅材料，厚度为20nm，源区01、沟道区02和漏区03的长度分别为10nm、50nm和10nm，沟道区2上下两端的低k栅氧化层04采用厚度为2nm的SiO₂，栅极功函数设置为4.3eV。

如图3所示，为本发明实施例与硅基双栅隧穿场效应晶体管(Si-DGTFET)在-1V到1V的栅电压范围内的转移特性曲线对比图，从图中可以看出，与硅基双栅隧穿场效应晶体管(Si-DGTFET)相比，采用本发明结构的晶体管具有更高的开态电流以及更低的关态电流，同时，双极效应得到了有效的抑制，此外，本发明中的晶体管的SS明显也更优于硅基双栅隧穿场效应晶体管(Si-DGTFET)。

如图4所示，为本发明实施例与硅基双栅隧穿场效应晶体管(Si-DGTFET)在开态条件下，沿着栅氧化层下方1nm处沟道区2的能带对比图，从图中可以看出，由于本发明的Si_{1- x}Ge_x/Si异质结结构，本发明的晶体管具有最小的有效隧穿距离，因此，相比于硅基双栅隧穿场效应晶体管(Si-DGTFET)，本发明中的晶体管，在开态时的电子带带隧穿率大大提高，有效提升了器件的开态电流。

如图5所示，为本发明实施例与硅基双栅隧穿场效应晶体管(Si-DGTFET)在关态条件下，沿着栅氧化层下方1nm处沟道区2的能带对比图，从图中可以看出，关态条件下，由于在源区1与沟道区2的隧穿结处的价带顶部与导带底部没有对准，隧穿效应对电流的影响可以忽略，然而，相比于本发明的晶体管，硅基双栅隧穿场效应晶体管(Si-DGTFET)在沟道区2与漏区3之间的势垒较低，使得电子更容易输运带漏极，因此，本发明中的晶体管，具有较低的关态电流。

如图6所示，为本发明实施例与硅基双栅隧穿场效应晶体管(Si-DGTFET)在双极态条件下，沿着栅氧化层下方1nm处沟道区2的能带对比图，从图中可以看出，双极态条件下，电子的带带隧穿发生在沟道区2与漏区3的隧穿结处。相比于本发明中的晶体管，硅基双栅隧穿场效应晶体管(Si-DGTFET)在沟道区2与漏区3的隧穿结处的有效隧穿距离更短。因此，相比于硅基双栅隧穿场效应晶体管(Si-DGTFET)，本发明中的晶体管，在双极态时的电子带带隧穿率较低，有效缓解了器件的双极效应。

如图7所示，为本发明实施例与硅基双栅隧穿场效应晶体管(Si-DGTFET)在开态条件下，沿着栅氧化层下方1nm处沟道区2的电场对比图，从图中可以看出，由于本发明中的叠栅氧化层结构，本发明的实施例在开态时的电场可高达5MV/cm，大大提高了电子的带带隧穿率，进一步提升了开态电流。

另外，本发明以N型Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管(HJSGO-SC-DGTFET)为例。当本发明实施例处于开态(Vd＝1V,Vg＝1V)时，N型HJSGO-SC-DGTFET的开态电流接近10^-4A/μm，比相同工作条件下(Vd＝1V,Vg＝1V)普通硅基双栅隧穿场效应晶体管(Si-DGTFET)大5个数量级左右。当本发明实施例处于双极态(Vd＝1V,Vg＝-1V)时，双极电流也比相同工作条件下(Vd＝1V,Vg＝-1V)普通硅基双栅隧穿场效应晶体管(Si-DGTFET)降低了3个数量级左右。且当本发明实施例处于关态(Vd＝1V,Vg＝0V)时，关态电流仅为10^-18A/μm。此外，该器件的最小SS仅为12.3mV/dec，较传统TFET降低了77％左右。以上电学特性保证器件具有良好的工作特性，能够满足新一代器件的要求。

本发明，通过对隧穿场效应晶体管的结构优化和性能预测的研究，找到有助于改善开态电流小以及双极效应显著等缺点的最佳方案。

Claims (10)

1.一种Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管，包括从右往左依次设置的漏区(3)、沟道区(2)和源区(1)，其特征在于：

所述沟道区(2)为阶梯型结构，沟道区(2)的薄端与源区(1)连接，且两者厚度相同，沟道区(2)的厚端与漏区(3)连接，且两者厚度相同；

所述沟道区(2)上下两侧均设置有与沟道区(2)形状相适配的阶梯型结构低k栅氧化层(4)，低k栅氧化层(4)的台阶面位于沟道区(2)台阶面的左侧，低k栅氧化层(4)的长度与沟道区(2)的长度相等，低k栅氧化层(4)薄端的厚度小于低k栅氧化层(4)厚端的厚度；所述低k栅氧化层(4)薄端的上下两侧均设置有与其长度相等的高k栅氧化层(5)；

所述低k栅氧化层(4)采用低k介质材料制备，所述高k栅氧化层(5)采用高k介质材料制备；所述源区(1)采用Si_1-xGe_x制备，沟道区(2)和漏区(3)采用硅制备，其中x表示SiGe中的锗的含量，0<x<1；

定义：高k栅氧化层(5)的厚度为A、低k栅氧化层(4)薄端的厚度为B、低k栅氧化层(4)厚端的厚度为C、沟道区(2)薄端的厚度为D、沟道区(2)厚端的厚度为E、低k栅氧化层(4)的台阶面与沟道区(2)的台阶面之间距离为L，则A、B、C、D、E、L满足以下公式：2A+2B+D≤2C+E；且A+B≥C；L＝C。

2.根据权利要求1所述的Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管，其特征在于：

所述高k介质材料为HfO₂或Al₂O₃；

所述低k介质材料为SiO₂。

3.根据权利要求2所述的Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管，其特征在于：

所述低k栅氧化层(4)的厚端厚度为低k栅氧化层(4)的薄端厚度的二倍；且低k栅氧化层(4)的台阶面与沟道区(2)的台阶面之间距离与低k栅氧化层(4)的厚端厚度相等。

4.根据权利要求3所述的Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管，其特征在于：

所述低k栅氧化层(4)的厚端厚度为2nm，低k栅氧化层(4)的薄端厚度为1nm；所述高k栅氧化层(5)的厚度为1nm。

5.根据权利要求4所述的Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管，其特征在于：

所述沟道区(2)薄端的长度和沟道区(2)厚端的长度相同。

6.根据权利要求1-5任一所述的Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管，其特征在于：

所述源区(1)为P型，漏区(3)为N型；或者源区(1)为N型，漏区(3)为P型；所述沟道区(2)的掺杂类型与源区(1)相同；其中，N型掺杂元素为砷或磷，P型掺杂元素为硼。

7.根据权利要求6所述的Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管，其特征在于：

所述漏区(3)的掺杂浓度为1×10¹⁷～1×10¹⁸cm^-3；

所述源区(1)掺杂浓度为1×10¹⁹～1×10²⁰cm^-3；

所述沟道区(2)掺杂浓度为1×10¹⁵～1×10¹⁶cm^-3。

8.根据权利要求7所述的Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管，其特征在于：

所述漏区(3)长度为10～20nm，源区(1)长度为10～20nm，沟道区(2)的长度为大于等于50nm。

9.根据权利要求8所述的Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管，其特征在于：

所述沟道区(2)薄端的厚度为5～10nm，沟道区(2)的厚端厚度为20～30nm。

10.根据权利要求9所述的Si_1-xGe_x/Si异质结叠栅氧化层阶梯沟道双栅隧道场效应晶体管，其特征在于：

栅极金属的功函数设置为3.9～4.3eV。

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