CN110010681A - 非对称峰值掺杂的二硫化钼隧穿场效应管 - Google Patents

非对称峰值掺杂的二硫化钼隧穿场效应管 Download PDF

Info

Publication number
CN110010681A
CN110010681A CN201910068192.2A CN201910068192A CN110010681A CN 110010681 A CN110010681 A CN 110010681A CN 201910068192 A CN201910068192 A CN 201910068192A CN 110010681 A CN110010681 A CN 110010681A
Authority
CN
China
Prior art keywords
molybdenum disulfide
peak dopant
doped region
channel
asymmetric peak
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910068192.2A
Other languages
English (en)
Inventor
王伟
吴警
魏凤华
丰媛媛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing Post and Telecommunication University
Nanjing University of Posts and Telecommunications
Original Assignee
Nanjing Post and Telecommunication University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing Post and Telecommunication University filed Critical Nanjing Post and Telecommunication University
Priority to CN201910068192.2A priority Critical patent/CN110010681A/zh
Publication of CN110010681A publication Critical patent/CN110010681A/zh
Pending legal-status Critical Current

Links

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种非对称峰值掺杂的二硫化钼隧穿场效应管,包括半导体衬底、本征二硫化钼纳米条带、源极、漏极以及两个栅极,在半导体衬底上从临近源极一端向临近漏极一端依次为P型重掺杂区、非对称峰值掺杂区、本征二硫化钼纳米条带和N型重掺杂区,通过施加电场使源区和漏区之间形成导电沟道,两个栅极分别位于沟道的两侧,用于控制沟道中的电流,在沟道和栅极之间还设有栅氧化层。本发明具有较大的开关电流比、较低的漏电流、较小的次阈值摆动、较高的截止频率和较小的延迟时间,因此具有更优秀的栅极控制能力和开关特性,能有效抑制短沟道效应和热载流子效应。

Description

非对称峰值掺杂的二硫化钼隧穿场效应管
技术领域
本发明涉及一种二硫化钼场效应管,尤其涉及一种采用二硫化钼条带结构加非对称峰值掺杂的隧穿场效应管。
背景技术
近年来,石墨烯因其卓越的电子和机械性能而引起了科学家和工程师的极大兴趣。这种二维材料提供的创纪录的高电子迁移率和出色的静电控制使其非常适合用作场效应晶体管,利用石墨烯制作的晶体管不仅体积小、功耗低、对工作环境的要求低,并且易于设计成各种结构。但是,它的体积形式没有带隙,这是逻辑开关的基本特征。因此,单层二硫化钼晶体管的首次演示将逻辑器件社区的注意力从石墨烯转向过渡金属二硫化物。过渡金属二硫化物具有分层结构,因此它们具有许多与石墨烯相同的优点,但同时也有着一个显着差异:许多过渡金属二硫化物是具有大带隙的半导体,通常在1和2eV之间。过渡金属二硫化物及其范德瓦尔斯异质结构已经证明了它们在各种应用中的优势,如发光二极管,激光器,光电探测器,光伏,生物传感器,热和机械能量收集器,超级电容器,或作为水分解的催化剂。人们相信它们将在未来的低功耗电子器件中作为存储器或带间隧道晶体管发挥重要作用。二维电子器件的优势预计会在低于10纳米的栅极长度范围内加强,采用数值模拟检查这些装置可以高精度的预测它们的最终性能。由于实现了分离的石墨烯单层,准二维(2-D)层状材料引起了很多关注。二硫化钼属于二维层状过渡金属二硫化物。单层MoS2由六角形排列的Mo和S原子的原子片形成,它们以S-Mo-S夹层堆叠在一起。两个相邻的MoS2单层通过范德华力弱键合,允许从大块MoS2中剥离单层。由于它们的原子级厚度,单层MoS2提供高精度的静电栅极控制,使它们成为有希望的低压开关材料。最近,已经实现了单层和多层MoS2晶体管,具有高迁移率,高开关电流比和良好的亚阈值斜率。
随着半导体器件集成度越来越高,器件的设计尺寸随着摩尔定律迅速减小,传统的金属-氧化物-半导体场效应晶体管(MOSFET)结构无法在保持较好的高频特性和较强栅控能力的同时克服器件尺寸缩小时的短沟道效应。当场效应晶体管的栅长缩小到45nm以下时,会受到载流子波尔兹曼热分布的限制,以及亚阈值摆幅(Subthreshold Swing,SS)的存在,都会严重影响到MOSFET器件在相应的栅电压下的开关速率,并导致MOSFET的漏电流随着电源电压的降低呈指数增长,从而极大增加了静态功耗。
近年来科学家们一直尝试用隧穿场效应晶体管(Tunneling Field EffectTransistor,TFET)来代替MOSFET。隧穿效应,也称作势垒贯穿效应,是一种载流子贯穿势垒的现象。在量子学中,电子具有波动性,电子的运动形式可通过薛定谔方程的波函数来表述。通过解方程可以算出电子穿过势垒的概率,并发现随着势垒宽度的增加,该概率呈指数衰减。同时隧穿场效应管的工作原理与传统MOSFET有着本质的区别,MOSFET是通过载流子的扩散漂移来实现工作,而TFET器件是由隧穿带形成的工作电流是隧穿电流。再从工作原理上来看,由于TFET的开启电流与温度不依赖于指数,导致其亚阈电流与载流子热分布的没有丝毫关系,因此可实现相对小的亚阈值摆幅,从而降低工作电压,减小器件的关断电流,并大大减少静态器件的功耗。
发明内容
发明目的:针对以上问题,本发明提出一种非对称峰值掺杂的二硫化钼隧穿场效应管,能够实现较小的漏电流、更短的延迟时间和更强的栅控能力。
技术方案:本发明所采用的技术方案是一种非对称峰值掺杂的二硫化钼隧穿场效应管,包括半导体衬底、本征二硫化钼纳米条带、源极、漏极以及两个栅极,在半导体衬底上从临近源极一端向临近漏极一端依次为P型重掺杂区、非对称峰值掺杂区、本征二硫化钼纳米条带和N型重掺杂区,通过施加电场使源区和漏区之间形成导电沟道,两个栅极分别位于沟道的两侧,用于控制沟道中的电流,在沟道和栅极之间还设有栅氧化层。
进一步的,所述本征二硫化钼纳米条带为原子级厚度的二硫化钼薄层。MoS2独特的能带结构随着尺寸减小到原子级而转化为带隙材料,普通材料的禁带宽度为1.19eV。所述非对称峰值掺杂为在沟道中靠近源端的一个长度为4~6nm,掺杂浓度为5×10-3摩尔分子的p+型掺杂区域,即HALO掺杂结构。所述P型重掺杂区2和N型重掺杂区4的掺杂策略为:在源端有长为4~6nm,浓度为5×10-7摩尔分子的P型重掺杂区域,在漏端有长为4~6nm,浓度为5×10-7摩尔分子的N型重掺杂区域。
进一步的,所述的设于沟道和栅极之间的栅氧化层包括近源极氧化层和近漏极氧化层,分别由k值不同的氧化物形成,近源极氧化层覆盖于所述P型重掺杂区、非对称峰值掺杂区和一部分本征二硫化钼纳米条带的表面,近漏极氧化层覆盖于所述N型重掺杂区和部分本征二硫化钼纳米条带的表面。所述近源极氧化层采用低k氧化物SiO2,所述近漏极氧化层采用高k氧化物HfO2。所述近源极氧化层的长度和近漏极氧化层的长度相等。
进一步的,所述栅极的长度小于10nm,栅氧化层的厚度小于2nm。
有益效果:相较于现有技术,本发明在较高的开态电流的同时具有更低的漏电流、更高的开关电流比,更低的亚阈区栅压摆幅。本发明中的HALO掺杂能够提升栅极靠源区一侧的电势,减小栅边缘的直接隧穿漏电流和栅漏间的寄生电容,同时减小漏电流,HALO掺杂结构还能够有效地提高器件的高频特性。但是随着器件尺寸的减小,沟道长度越来越短,短沟道效应的影响变得严重。异质栅的加入,可以减少器件的栅电容,能有效的抑制SCE,并且进一步提升亚阈值特性,使器件拥有更好的栅控能力,从而可以更好的抑制短沟道效应。沟道中的非对称峰值掺杂区域可以减弱沟道中的电场,降低了栅电容,提高了截止频率,使得器件抑制热载流子效应的能力也增强。并且在较低的工作电压下,该结构能够获得较大的驱动电流,有望在数字电路中获得应用。
附图说明
图1是本发明的垂直截面示意图;
图2是二硫化钼条带系统简图;
图3是基于非平衡格林函数的自洽迭代求解过程;
图4是MoS2TFETs的输出特性。
具体实施方式
下面结合附图和实施例对本发明的技术方案作进一步的说明。
本发明所述的非对称峰值掺杂的二硫化钼隧穿场效应管的结构如图1所示,包括半导体衬底、本征二硫化钼纳米条带1、源极S、漏极D以及两个栅极G,在半导体衬底上从临近源极S一端向临近漏极D一端依次为P型重掺杂区2、非对称峰值掺杂区3、本征二硫化钼纳米条带1和N型重掺杂区4。通过在源极S和漏极D上施加电场,使源区S和漏区D之间形成导电沟道,控制栅极电势改变导通状态。在所述沟道和栅极G之间还设有氧化层。该氧化层包括近源极氧化层5和近漏极氧化层6,二者的k值不同,近源极氧化层5采用低k氧化物SiO2,所述近漏极氧化层6采用高k氧化物HfO2。近源极氧化层5覆盖于所述P型重掺杂区2、非对称峰值掺杂区3和一部分本征二硫化钼纳米条带1的表面,近漏极氧化层6覆盖于所述N型重掺杂区4和二硫化钼纳米条带1其余部分的表面。近源极氧化层的长度Lo1和近漏极氧化层的长度Lo2相等。
所述本征二硫化钼纳米条带为原子级厚度的单层二硫化钼薄层。物理方法制备二硫化钼纳米条带一般是通过电子束或者是离子束切割来得到单层二硫化钼。所述非对称峰值掺杂区3的最优掺杂策略为:在沟道中靠近源端有一个长度为4~6nm,掺杂浓度为5×10-3摩尔分子的p+型HALO掺杂区域。所述P型重掺杂区2和N型重掺杂区4的掺杂策略为:在源端有长为4~6nm,浓度为5×10-7摩尔分子的P型重掺杂区域,在漏端有长为4~6nm,浓度为5×10-7摩尔分子的N型重掺杂区域。栅极长度小于10nm。
器件仿真方法如下:通过在实空间下构建紧束缚哈密顿量,并根据图2所示的二硫化钼条带系统,然后基于量子力学非平衡格林函数(NEGF)方法,在开放边界条件下,通过自洽迭代求解泊松和薛定谔方程组(过程如图3所示),最后利用Landauer-Buttiker公式进一步求取系统的电学参量,并分析相关电学特性。
自洽迭代求解泊松和薛定谔方程组的具体过程为:给定初始沟道电势,带入NEGF方程计算出其电荷密度,再将求得的电荷密度代入泊松方程求解出GNR沟道中的静电势,然后再将此电势重新代入NEGF方程中进行计算,如此反复迭代直到得到自洽解为止。
基于格林函数,结合上述模型来推导电流公式。我们将x方向分为以a间距的网格,系统的哈密顿量为:
Ψ(x)表示波函数,在在x方向上,对波函数以间距为a进行离散化,式(1)为:
式中Uj趋近于U(ja),Ψj趋近于Ψ(x=ja),下面运用有限差分方法来进行计算为:
二阶方程为:
根据上面的近似,式(1)可以改写为:
[HΨ(x)]x=ja=(Uj+2t)Ψi-tΨj-1-tΨj+1 (5)
式中式(5)可简化为:
从式(6)可得出,当i=j时,H(i,j)=Ui+2t,H(i,j)=-t为i和j相邻时,当i和j不满足上诉两种情况时,H(i,j)=0。
根据上述结论,则1D的哈密顿矩阵为:
系统哈密顿矩阵的大小为N×N,其中N为传输方向x上网格点的个数。通过电势矩阵U将载流子的相互作用与其余的载流子的电势结合起来。在推迟格林函数中,在指定的E下的值,可表示为:
G(E)=[EI-H-U-∑(E)]-1 (8)
在不考虑散射的情况下的自能项为:
∑(E)=∑L(E)+∑R(E) (9)
式(10)中A为局部的态密度,式(11)中Gn/p为电子和空穴相关的函数。
Gn/p(E)=G(E)∑(E)G+(E) (11)
由于是相关的局域态密度,因此也可表示为:
A(E)=Gn(E)+Gp(E) (12)
源极(左边L)与漏极(右边R)接触面的耦合强度等于相应的边界矩阵,即相应自能矩阵的虚部,可表示为:
非平衡格林函数的方法也适用于自旋场效应管,每个元素的哈密顿量H为2×2的矩阵,相对于所选择的方向轴,(1,1)代表自旋向上的的能量,(2,2)代表自旋向下的能量。因此,系统哈密顿矩阵的大小变为2N×2N。同理,对于在源极和漏极两个接触面的自能(∑S/D),除了左上角和右下角两个元素值不为零以外,其他元素的值都为零。在接触面的自能矩阵中,非零元素用来描述在源极/漏极和沟道自旋向上和自旋向下电子态的耦合。
式中kS/D,u/d表示在源极或者漏极接触面上,自旋向上或者自旋向下的波矢,t为源极/漏极和沟道的耦合项。
对每一个网格点来写格林函数和自能的矩阵,这些矩阵都加上自旋项。
通过器件的电流为:
式中为透射系数。
本实施例中TFET的基本参数为,栅极长度为5nm,沟道的宽度为3nm,栅氧化层厚度为1nm,在源漏两端分别有长为5nm,浓度为5×10-7摩尔分子的P型重掺杂和N型重掺杂,在沟道中靠近源端有一个长为5nm,掺杂浓度为5×10-3摩尔分子的p+型掺杂区域。基于以上基本参数和仿真方法,可计算得到本发明所述非对称峰值掺杂的二硫化钼隧穿场效应管的电学特性。
通过电学特性计算,我们比较了MoS2TFETs与MoTe2以及MoSe2这两种材料的电学特性。计算得出,MoS2TFETs较另外两种材料构成的相同结构的隧穿场效应管其漏电流Ids要偏低,且当Vgs增加至大于0.41V以后,其漏电流更是明显低于另外两种材料的场效应管。在Vds=0.2V时三种结构的电学参数如表1所示:
表1 MOS2、MoTe2、MoSe2这三种结构各个参数的比较,Vds=0.2V
上表比较了三种不同材料在Vds=0.2V时的转移特性,虽然这三种材料的场效应管的关态电流(Vds=0.2V,Vgs=0)以及开态电流(Vds=0.2V,Vgs=0.45V)相差不大,但是开关电流比(Ion/Ioff)MoS2还是占据了上风,通过上述数据我们也可以求得其亚阈值摆幅SS:SS=dVgs/d(log10Ids),结果表明MoS2的SS值更小,这就说明MoS2这种材料相比于其他材料能够更好地抵御漏致势垒效应。
图4为MoS2TFETs的输出特性,随着栅压Vgs的增加,在相同的Vds的情况下,源漏电流Ids也随之增加,且在Vds=0.1V之前,Ids呈线性增长,档大于0.1V时,曲线逐渐平缓,Ids增长速度降低进入饱和区。我们可以看出MoS2TFETs的饱和特性十分优异,具有很大的开关电流比,说明其拥有很好的亚阈值特性。

Claims (7)

1.一种非对称峰值掺杂的二硫化钼隧穿场效应管,其特征在于,包括半导体衬底、本征二硫化钼纳米条带(1)、源极(S)、漏极(D)以及两个栅极(G),在半导体衬底上从临近源极(S)一端向临近漏极(D)一端依次为P型重掺杂区(2)、非对称峰值掺杂区(3)、本征二硫化钼纳米条带(1)和N型重掺杂区(4),通过施加电场使源区(S)和漏区(D)之间形成导电沟道,两个栅极(G)分别位于沟道的两侧,用于控制沟道中的电流,在沟道和栅极(G)之间还设有栅氧化层。
2.根据权利要求1所述的非对称峰值掺杂的二硫化钼隧穿场效应管,其特征在于:所述本征二硫化钼纳米条带(1)为原子级厚度的二硫化钼薄层。
3.根据权利要求1所述的非对称峰值掺杂的二硫化钼隧穿场效应管,其特征在于:所述非对称峰值掺杂区(3)的长度为4~6nm,该掺杂区域的掺杂浓度为5×10-3摩尔分子,为p+型掺杂区域,所述P型重掺杂区(2)和N型重掺杂区(4)的长度为4~6nm,掺杂浓度为5×10-7摩尔分子。
4.根据权利要求1所述的非对称峰值掺杂的二硫化钼隧穿场效应管,其特征在于:所述的设于沟道和栅极(G)之间的栅氧化层包括近源极氧化层(5)和近漏极氧化层(6),分别由k值不同的氧化物形成,近源极氧化层(5)覆盖于所述P型重掺杂区(2)、非对称峰值掺杂区(3)和一部分本征二硫化钼纳米条带(1)的表面,近漏极氧化层(6)覆盖于所述N型重掺杂区(4)和其余部分本征二硫化钼纳米条带(1)的表面。
5.根据权利要求4所述的非对称峰值掺杂的二硫化钼隧穿场效应管,其特征在于:所述近源极氧化层(5)采用低k氧化物SiO2,所述近漏极氧化层(6)采用高k氧化物HfO2
6.根据权利要求4所述的非对称峰值掺杂的二硫化钼隧穿场效应管,其特征在于:所述近源极氧化层的长度(Lo1)和近漏极氧化层的长度(Lo2)相等。
7.根据权利要求1-6任意一项所述的非对称峰值掺杂的二硫化钼隧穿场效应管,其特征在于:所述栅极的长度(L)小于10nm,栅氧化层的厚度小于2nm。
CN201910068192.2A 2019-01-24 2019-01-24 非对称峰值掺杂的二硫化钼隧穿场效应管 Pending CN110010681A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910068192.2A CN110010681A (zh) 2019-01-24 2019-01-24 非对称峰值掺杂的二硫化钼隧穿场效应管

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910068192.2A CN110010681A (zh) 2019-01-24 2019-01-24 非对称峰值掺杂的二硫化钼隧穿场效应管

Publications (1)

Publication Number Publication Date
CN110010681A true CN110010681A (zh) 2019-07-12

Family

ID=67165502

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910068192.2A Pending CN110010681A (zh) 2019-01-24 2019-01-24 非对称峰值掺杂的二硫化钼隧穿场效应管

Country Status (1)

Country Link
CN (1) CN110010681A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110564417A (zh) * 2019-09-04 2019-12-13 暨南大学 悬浮二维材料光致发光的光电调控器及制备、调控方法
WO2022160923A1 (zh) * 2021-01-27 2022-08-04 苏州大学 场效应晶体管器件及改善其短沟道效应和输出特性的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264275A1 (en) * 2013-03-13 2014-09-18 The Regents Of The University Of Michigan Photodetectors based on double layer heterostructures
CN104091829A (zh) * 2014-07-14 2014-10-08 南京邮电大学 双线性掺杂漏异质材料栅氧化层石墨烯隧穿场效应管

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264275A1 (en) * 2013-03-13 2014-09-18 The Regents Of The University Of Michigan Photodetectors based on double layer heterostructures
CN104091829A (zh) * 2014-07-14 2014-10-08 南京邮电大学 双线性掺杂漏异质材料栅氧化层石墨烯隧穿场效应管

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
DHEERAJ SHARMA ET AL: ""Two-dimensional potential, electric field and drain current model of source pocket hetero gate dielectric triple work function tunnel field-effect transistor"", 《MICRO & NANO LETTERS》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110564417A (zh) * 2019-09-04 2019-12-13 暨南大学 悬浮二维材料光致发光的光电调控器及制备、调控方法
CN110564417B (zh) * 2019-09-04 2022-06-07 暨南大学 悬浮二维材料光致发光的光电调控器及制备、调控方法
WO2022160923A1 (zh) * 2021-01-27 2022-08-04 苏州大学 场效应晶体管器件及改善其短沟道效应和输出特性的方法

Similar Documents

Publication Publication Date Title
Tomioka et al. Steep-slope tunnel field-effect transistors using III–V nanowire/Si heterojunction
Chattopadhyay et al. Impact of a spacer dielectric and a gate overlap/underlap on the device performance of a tunnel field-effect transistor
Lam et al. Device performance of heterojunction tunneling field-effect transistors based on transition metal dichalcogenide monolayer
CN102142461B (zh) 栅控肖特基结隧穿场效应晶体管及其形成方法
Kumar et al. Scaling of dopant segregation Schottky barrier using metal strip buried oxide MOSFET and its comparison with conventional device
Zhang et al. Numerical study on dual material gate nanowire tunnel field-effect transistor
Kola et al. Effects of spacer and single-charge trap on voltage transfer characteristics of gate-all-around silicon nanowire CMOS devices and circuits
CN102694030B (zh) 具有石墨烯纳米带异质结构的隧穿场效应晶体管
CN110010681A (zh) 非对称峰值掺杂的二硫化钼隧穿场效应管
Gupta et al. Design and analysis of triple metal vertical TFET gate stacked with N-Type SiGe delta-doped layer
Eyvazi et al. A new Junction-Less Tunnel Field-Effect Transistor with a SiO2/HfO2 stacked gate oxide for DC performance improvement
Dharmireddy et al. Surface Potential Model of Double Metal Fin Gate Tunnel FET
Panwar et al. Performance evaluation of high-κ dielectric ferro-spacer engineered Si/SiGe hetero-junction line TFETs: a TCAD approach
Howldar et al. Gate Oxide Thickness and Drain Current Variation of Dual Gate Tunnel Field Effect Transistor
Sanaullah et al. Multilayer molybdenum disulfide (MoS 2) based tunnel transistor
Sahoo et al. An extensive simulation study of Gaussian drain doped heterojunction double gate TFET
Ne et al. 3D analytical modeling of surface potential and threshold voltage model of Dm Fintfet with dual hetero gate oxide structure
Raja Impact of nanoelectronics in the semiconductor field: Past, present and future
Ahmed et al. Effect of sidewall spacers on the performance of gaas based dg-jlmosfet
Nayana et al. TCAD Simulation Study of Source and Gate Material-Engineered Double Gate Tunnel Field Effect Transistor
Sivaramakrishna et al. Drain Engineered Charge Plasma-based Vertical TFET for Improved Device Performance
Singh et al. A Review on Graphene Transistors
Jawad et al. Performance enhancement of ge/gaas heterostructure tunnelling field effect transistor
Saravanan Check for Accomplishing Low-Power Consumption with TFET M. Saravanan, J. Ajayan, Eswaran Parthasarathy, and S. Sreejith İD
Vaithiyanathan et al. Study And Investigation of Silicon Extended Source Vertical Double Gate Tunnel Transistor For Analog/RF Performance

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20190712

RJ01 Rejection of invention patent application after publication