CN115513270A - 显示基板及显示装置 - Google Patents

显示基板及显示装置 Download PDF

Info

Publication number
CN115513270A
CN115513270A CN202211280250.6A CN202211280250A CN115513270A CN 115513270 A CN115513270 A CN 115513270A CN 202211280250 A CN202211280250 A CN 202211280250A CN 115513270 A CN115513270 A CN 115513270A
Authority
CN
China
Prior art keywords
electrically connected
transistor
pixel circuit
light
pole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211280250.6A
Other languages
English (en)
Inventor
龙跃
宋江
郑海
张毅
邓江涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202211280250.6A priority Critical patent/CN115513270A/zh
Publication of CN115513270A publication Critical patent/CN115513270A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

一种显示基板，包括：衬底、位于第一显示区的多个第一发光元件和位于第二显示区的多个第一像素电路。至少一个第一像素电路与至少一个第一发光元件电连接，配置为驱动所述至少一个第一发光元件发光。至少一个第一像素电路至少包括：阳极复位晶体管和耦合电容。阳极复位晶体管的栅极与扫描线电连接，阳极复位晶体管的第一极与初始信号线电连接，阳极复位晶体管的第二极与至少一个第一发光元件的阳极电连接。耦合电容的第一极板与扫描线电连接，耦合电容的第二极板与阳极复位晶体管的第二极电连接。

Description

显示基板及显示装置
技术领域
本文涉及但不限于显示技术，尤指一种显示基板及显示装置。
背景技术
有机发光二极管(OLED，Organic Light Emitting Diode)和量子点发光二极管(QLED，Quantum-dot Light Emitting Diode)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。屏下摄像技术是为了提高显示装置的屏占比所提出的一种全新的技术。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供一种显示基板及显示装置。
一方面，本公开实施例提供一种显示基板，包括：衬底、多个第一发光元件以及多个第一像素电路。衬底具有第一显示区和位于所述第一显示区至少一侧的第二显示区。多个第一发光元件位于所述第一显示区。多个第一像素电路位于所述第二显示区。所述多个第一像素电路中的至少一个第一像素电路与所述多个第一发光元件中的至少一个第一发光元件电连接，配置为驱动所述至少一个第一发光元件发光。所述多个第一像素电路中的至少一个第一像素电路至少包括：阳极复位晶体管和耦合电容；所述阳极复位晶体管的栅极与扫描线电连接，所述阳极复位晶体管的第一极与初始信号线电连接，所述阳极复位晶体管的第二极与至少一个第一发光元件的阳极电连接；所述耦合电容的第一极板与所述扫描线电连接，所述耦合电容的第二极板与所述阳极复位晶体管的第二极电连接。
在一些示例性实施方式中，所述扫描线沿第一方向延伸，所述至少一个第一像素电路的阳极复位晶体管与耦合电容在所述第一方向上相邻。
在一些示例性实施方式中，所述扫描线与所述耦合电容的第一极板为一体结构。
在一些示例性实施方式中，所述耦合电容的第二极板通过第一连接电极与所述阳极复位晶体管的第二极电连接。
在一些示例性实施方式中，所述至少一个第一像素电路还包括：驱动晶体管、第一发光控制晶体管、以及第二发光控制晶体管；所述驱动晶体管的第一极与所述第一发光控制晶体管的第二极电连接，所述驱动晶体管的第二极与所述第二发光控制晶体管的第一极电连接；所述第一发光控制晶体管的栅极和所述第二发光控制晶体管的栅极与发光控制线电连接，所述第一发光控制晶体管的第一极与第一电源线电连接。所述第二发光控制晶体管的第二极通过所述第一连接电极与所述阳极复位晶体管的第二极电连接。
在一些示例性实施方式中，所述至少一个第一像素电路还包括：数据写入晶体管、阈值补偿晶体管、第一复位晶体管和存储电容。所述数据写入晶体管的栅极与所述扫描线电连接，所述数据写入晶体管的第一极与数据线电连接，所述数据写入晶体管的第二极与所述驱动晶体管的第一极电连接。所述阈值补偿晶体管的栅极与所述扫描线电连接，所述阈值补偿晶体管的第一极与所述驱动晶体管的栅极电连接，所述阈值补偿晶体管的第二极与所述驱动晶体管的第二极电连接。所述第一复位晶体管的栅极与复位控制线电连接，所述第一复位晶体管的第一极与第一初始信号线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接。所述存储电容的第一极板与所述驱动晶体管的栅极电连接，所述存储电容的第二极板与所述第一电源线电连接。
在一些示例性实施方式中，在垂直于所述显示基板的方向上，所述第二显示区的显示基板至少包括：设置在所述衬底上的半导体层、第一导电层、第二导电层和第三导电层。所述半导体层至少包括：所述第一像素电路的阳极复位晶体管的有源层。所述第一导电层至少包括：所述阳极复位晶体管的栅极、所述耦合电容的第一极板、以及所述扫描线。所述第二导电层至少包括：所述耦合电容的第二极板。所述第三导电层至少包括：多个连接电极。
在一些示例性实施方式中，所述第二显示区的显示基板还包括：位于所述第三导电层远离所述衬底一侧的第四导电层。所述第四导电层至少包括：与所述第一像素电路电连接的数据线和第一电源线。
在一些示例性实施方式中，所述多个第一像素电路包括至少一个第一类型第一像素电路和至少一个第二类型第一像素电路。所述第二类型第一像素电路电连接的第一发光元件位于所述第一类型第一像素电路电连接的第一发光元件靠近所述第一显示区和第二显示区的交界处的一侧；所述第二类型第一像素电路电连接对应的第一发光元件的连接线的长度大于所述第一类型第一像素电路电连接对应的第一发光元件的连接线的长度。所述第二类型第一像素电路的阳极复位晶体管的第一极与第三初始信号线电连接，所述第一类型第一像素电路的阳极复位晶体管的第一极与第二初始信号线电连接；所述第三初始信号线提供的第三初始信号大于所述第二初始信号线提供的第二初始信号。
在一些示例性实施方式中，所述第二初始信号和第三初始信号为恒压信号。
在一些示例性实施方式中，所述显示基板还包括：位于所述第二显示区的多个第二发光元件和多个第二像素电路，所述多个第二像素电路中的至少一个第二像素电路与所述多个第二发光元件中的至少一个第二发光元件电连接，配置为驱动所述至少一个第二发光元件发光。所述第二像素电路至少包括阳极复位晶体管，所述阳极复位晶体管的栅极与所述扫描线电连接，所述阳极复位晶体管的第一极与第二初始信号线电连接，所述阳极复位晶体管的第二极与至少一个第二发光元件的阳极电连接。
在一些示例性实施方式中，所述第一显示区的光透过率大于所述第二显示区的光透过率。
另一方面，本公开实施例提供一种显示装置，包括如上所述的显示基板。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1为本公开至少一实施例的显示基板的示意图；
图2为本公开至少一实施例的显示基板的局部示意图；
图3为本公开至少一实施例的第一像素电路的等效电路图；
图4本公开至少一实施例的第二像素电路的等效电路图；
图5为图3所示的第一像素电路的工作时序图；
图6为本公开至少一实施例的显示基板的局部平面示意图；
图7为图6中沿Q-Q’方向的局部剖面示意图；
图8A为图6中形成半导体层后的显示基板的示意图；
图8B为图6中形成第一导电层后的显示基板的示意图；
图8C为图6中形成第二导电层后的显示基板的示意图；
图8D为图6中形成第三绝缘层后的显示基板的示意图；
图8E为图6中形成第三导电层后的显示基板的示意图；
图8F为图6中形成第四绝缘层后的显示基板的示意图；
图9为本公开至少一实施例的第一显示区的示意图；
图10为本公开至少一实施例的第二类型第一像素电路的等效电路图；
图11为本公开至少一实施例的第二类型第一像素电路的另一等效电路图；
图12为本公开至少一实施例的显示装置的示意图。
具体实施方式
下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为其他形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有多种功能的元件等。
在本说明书中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，将晶体管的栅极称为控制极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
本公开中的“光透过率”指的是光线透过介质的能力，是透过透明或半透明体的光通量与其入射光通量的百分率。
本公开中的“约”、“大致”，是指不严格限定界限，允许工艺和测量误差范围内的情况。在本公开中，“大致相同”是指数值相差10％以内的情况。
在本公开中，A沿着B方向延伸是指，A可以包括主体部分和与主体部分连接的次要部分，主体部分是线、线段或条形状体，主体部分沿着B方向伸展，且主体部分沿着B方向伸展的长度大于次要部分沿着其它方向伸展的长度。以下描述中所说的“A沿着B方向延伸”均是指“A的主体部分沿着B方向延伸”。
随着显示技术的发展，已有的刘海屏或水滴屏设计均逐渐不能满足用户对显示装置高屏占比的需求，一系列具有透光显示区的显示装置应运而生。该类显示装置中，可以将感光传感器(如，摄像头)等硬件设置于透光显示区，因无需打孔，故在确保显示装置实用性的前提下，使真全面屏成为可能。
本公开实施例提供一种显示基板，包括：具有第一显示区和位于第一显示区至少一侧的第二显示区的衬底、位于第一显示区的多个第一发光元件以及位于第二显示区的多个第一像素电路。多个第一像素电路中的至少一个第一像素电路与多个第一发光元件中的至少一个第一发光元件电连接，配置为驱动所述至少一个第一发光元件发光。至少一个第一像素电路至少包括：阳极复位晶体管和耦合电容。阳极复位晶体管的栅极与扫描线电连接，阳极复位晶体管的第一极与初始信号线电连接，阳极复位晶体管的第二极与至少一个第一发光元件的阳极电连接。耦合电容的第一极板与扫描线电连接，耦合电容的第二极板与阳极复位晶体管的第二极电连接。
在一些示例中，第一显示区的光透过率可以大于第二显示区的光透过率。例如，第一显示区可以为透光显示区，第二显示区可以为非透光显示区。通过将驱动第一显示区内的第一发光元件的第一像素电路设置在第二显示区而非第一显示区，可以确保第一显示区的光透过率较佳。
本实施例提供的显示基板，通过在第一像素电路设置耦合电容，可以利用扫描线提供的扫描信号在上跳时带动第一发光元件的阳极先提升一定电压，从而减少第一发光元件的阳极达到第一发光元件的发光阈值电压所需的时间，从而提升第一显示区的显示亮度。
在一些示例性实施方式中，扫描线可以沿第一方向延伸，至少一个第一像素电路的阳极复位晶体管与耦合电容可以在第一方向上相邻。在本示例中，A与B相邻是指A与B之间没有其他元件或结构。通过将第一像素电路的耦合电容设置为在第一方向与阳极复位晶体管相邻，有利于第一像素电路的空间排布，避免过多空间占用。
在一些示例性实施方式中，扫描线与耦合电容的第一极板可以为一体结构。通过将扫描线与耦合电容的第一极板设置为一体结构，有利于耦合电容的排布，节省空间。然而，本实施例对此并不限定。在另一些示例中，扫描线与耦合电容的第一极板可以通过连接电极电连接。
下面通过一些示例对本实施例的方案进行举例说明。
图1为本公开至少一实施例的显示基板的示意图。在一些示例中，如图1所示，显示基板可以包括：显示区域AA和围绕在显示区域AA外围的周边区域BB。显示基板的显示区域AA可以包括：第一显示区A1和第二显示区A2。第二显示区A2可以至少部分围绕第一显示区A1。在本示例中，第二显示区A2可以围绕在第一显示区A1的四周。
在一些示例中，如图1所示，第一显示区A1可以为透光显示区，还可以称为屏下摄像头(FDC，Full Display With Camera)区域，配置为进行图像显示和透过光线；第二显示区A2可以为正常显示区，配置为进行图像显示。例如，传感器(如，摄像头等硬件)在显示基板上的正投影可以位于显示基板的第一显示区A1内。在一些示例中，如图1所示，第一显示区A1可以为圆形，传感器在显示基板上的正投影的尺寸可以小于或等于第一显示区A1的尺寸。然而，本实施例对此并不限定。在另一些示例中，第一显示区A1可以为矩形，传感器在显示基板上的正投影的尺寸可以小于或等于第一显示区A1的内切圆的尺寸。
在一些示例中，如图1所示，第二显示区A2的分辨率与第一显示区A1的分辨率的比值可以约为0.8至1.2。或者，第二显示区A2的分辨率与第一显示区A1的分辨率可以大致相同。第一显示区A1的分辨率例如可以大于400。
在一些示例中，如图1所示，第一显示区A1可以位于显示区域AA的顶部正中间位置。第二显示区A2可以围绕在第一显示区A1的四周。然而，本实施例对此并不限定。例如，第一显示区A1可以位于显示区域AA的左上角或者右上角等其他位置。例如，第二显示区A2可以围绕在第一显示区A1的至少一侧。
在一些示例中，如图1所示，显示区域AA可以为矩形，例如圆角矩形。第一显示区A1可以为圆形或椭圆形。然而，本实施例对此并不限定。例如，第一显示区A1可以为矩形、半圆形、五边形等其他形状。
在一些示例中，显示区域AA可以设置有多个子像素。至少一个子像素可以包括像素电路和发光元件。像素电路可以配置为驱动所连接的发光元件。例如，像素电路配置为提供驱动电流以驱动发光元件发光。像素电路可以包括多个晶体管和至少一个电容，例如，像素电路可以是3T1C、4T1C、5T1C、5T2C、6T1C、7T1C或8T1C结构。其中，上述电路结构中的T指的是薄膜晶体管，C指的是电容，T前面的数字代表电路中薄膜晶体管的数量，C前面的数字代表电路中电容的数量。
在一些示例中，像素电路中的多个晶体管可以是P型晶体管，或者可以是N型晶体管。像素电路中采用相同类型的晶体管可以简化工艺流程，减少显示基板的工艺难度，提高产品的良率。在另一些示例中，像素电路中的多个晶体管可以包括P型晶体管和N型晶体管。
在一些示例中，像素电路中的多个晶体管可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(LTPS，Low Temperature Poly-Silicon)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，即LTPS+Oxide(简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
在一些示例中，发光元件可以是发光二极管(LED，Light Emitting Diode)、有机发光二极管(OLED，Organic Light Emitting Diode)、量子点发光二极管(QLED，QuantumDot Light Emitting Diodes)、微LED(包括：mini-LED或micro-LED)等中的任一者。例如，发光元件可以为OLED，发光元件在其对应的像素电路的驱动下可以发出红光、绿光、蓝光、或者白光等。发光元件发光的颜色可根据需要而定。在一些示例中，发光元件可以包括：阳极、阴极以及位于阳极和阴极之间的有机发光层。发光元件的阳极可以与对应的像素电路电连接。然而，本实施例对此并不限定。
在一些示例中，显示区域AA的一个像素单元可以包括三个子像素，三个子像素可以分别为红色子像素、绿色子像素和蓝色子像素。然而，本实施例对此并不限定。在一些示例中，一个像素单元可以包括四个子像素，四个子像素可以分别为红色子像素、绿色子像素、蓝色子像素和白色子像素。
在一些示例中，发光元件的形状可以是矩形、菱形、五边形或六边形。一个像素单元包括三个子像素时，三个子像素的发光元件可以采用水平并列、竖直并列或品字方式排列。一个像素单元包括四个子像素时，四个子像素的发光元件可以采用水平并列、竖直并列或正方形方式排列。然而，本实施例对此并不限定。
图2为本公开至少一实施例的显示基板的局部示意图。在一些示例中，如图2所示，显示基板的第二显示区A2可以包括：过渡区域A2a和非过渡区域A2b。过渡区域A2a可以位于第一显示区A1外的至少一侧(例如，一侧；又如，左右两侧；又如，四周，即包括上下两侧和左右两侧)。
在一些示例中，如图2所示，第一显示区A1可以包括阵列排布的多个第一发光元件10。第二显示区A2的过渡区域A2a可以包括：阵列排布的多个第一像素电路41和多个第二像素电路42，还可以包括多个第二发光元件(图未示)。过渡区域A2a内的至少一个第一像素电路41可以通过连接线L与至少一个第一发光元件10电连接，被配置为驱动所述至少一个第一发光元件10发光。例如，一个第一像素电路41可以配置为驱动一个或两个或三个或四个出射相同颜色光的第一发光元件10发光。第一发光元件10在衬底的正投影与所电连接的第一像素电路41在衬底的正投影可以没有交叠。过渡区域A2a内的至少一个第二像素电路42可以与至少一个第二发光元件电连接，被配置为驱动所述至少一个第二发光元件发光。例如，一个第二像素电路42可以配置为驱动一个第二发光元件发光。第二像素电路42在衬底的正投影与所电连接的第二发光元件在衬底的正投影可以至少部分交叠。本示例中，通过将驱动第一发光元件的第一像素电路41设置在过渡区域A2a，可以减小像素电路对光线的遮挡，从而增加第一显示区A1的光透过率。
在一些示例中，如图2所示，非过渡区域A2b可以包括阵列排布的多个第二像素电路42和多个无效像素电路43，还可以包括多个第二发光元件。过渡区域A2a还可以包括：多个无效像素电路43。通过设置无效像素电路43可以利于提高多个膜层的部件在刻蚀工艺中的均一性。例如，无效像素电路43与其所在行或所在列的第二像素电路42的结构可以大致相同，只是其不与任何发光元件电连接。
在一些示例中，由于第二显示区A2不仅设置有与第二发光元件电连接的第二像素电路42，还设置有与第一发光元件10电连接的第一像素电路41，因此，第二显示区A2的像素电路的数目可以大于第二发光元件的数目。在一些示例中，如图2所示，可以通过减小第二像素电路在第一方向D1上的尺寸来获得设置新增像素电路(包括第一像素电路和无效像素电路)的区域。例如，像素电路在第一方向D1上的尺寸可以小于第二发光元件在第一方向D1上的尺寸。在本示例中，如图2所示，可以将原来的每a列像素电路通过沿第一方向D1压缩，从而新增一列像素电路的排布空间，且压缩前的a列像素电路和压缩后的a+1列像素电路所占用的空间可以是相同。其中，a可以为大于1的整数。在一些示例中，a可以等于4。然而，本实施例对此并不限定。例如，a可以等于2或3。
在另一些示例中，可以将原来的b行像素电路通过沿第二方向D2压缩，从而新增一行像素电路的排布空间，且压缩前的b行像素电路和压缩后的b+1行像素电路所占用的空间是相同。其中，b可以为大于1的整数。或者，可以通过减小第二像素电路在第一方向D1和第二方向D2上的尺寸来获得设置新增像素电路的区域。
在本公开实施例中，一行像素电路可以包括沿第一方向D1依次排布的多个像素电路。一行像素电路可以均与同一条栅线(例如，扫描线)相连。一行发光元件可以包括沿第一方向D1排布的多个第一发光元件和多个第二发光元件。
图3为本公开至少一实施例的第一像素电路的等效电路图。图4为本公开至少一实施例的第二像素电路的等效电路图。本示例性实施例的第一像素电路以7T2C结构、第二像素电路以7T1C为例进行说明。然而，本实施例对此并不限定。
在一些示例中，如图3所示，本示例的第一像素电路可以包括六个开关晶体管(T1、T2、T4至T7)、一个驱动晶体管T3、一个存储电容Cst1以及一个耦合电容C1。六个开关晶体管分别为数据写入晶体管T4、阈值补偿晶体管T2、第一发光控制晶体管T5、第二发光控制晶体管T6、第一复位晶体管T1、以及阳极复位晶体管T7。第一像素电路与第一发光元件EL1电连接，第一发光元件EL1可以包括阳极、阴极和设置在阳极和阴极之间的有机发光层。
在一些示例中，如图3和图4所示，显示基板可以包括：扫描线GL、数据线DL、第一电源线PL1、第二电源线PL2、发光控制线EML、第一初始信号线INIT1、第二初始信号线INIT2、以及复位控制线RST。在一些示例中，第一电源线PL1可以配置为向像素电路提供恒定的第一电压信号VDD，第二电源线PL2可以配置为向像素电路提供恒定的第二电压信号VSS，并且第一电压信号VDD大于第二电压信号VSS。扫描线GL可以配置为向像素电路提供扫描信号SCAN，数据线DL可以配置为向像素电路提供数据信号DATA，发光控制线EML可以配置为向像素电路提供发光控制信号EM，复位控制线RST可以配置为向像素电路提供复位控制信号RESET。
在一些示例中，在第n行像素电路中，复位控制线RST可以与第n-1行像素电路的扫描线GL电连接，以被输入扫描信号SCAN(n-1)，即复位控制信号RESET1(n)与扫描信号SCAN(n-1)相同。其中，n为大于0的整数。如此，可以减少显示基板的信号线，实现显示基板的窄边框设计。然而，本实施例对此并不限定。
在一些示例中，第一初始信号线INIT1可以配置为向像素电路提供第一初始信号，第二初始信号线INIT2可以配置为向像素电路提供第二初始信号。例如，第一初始信号可以不同于第二初始信号。第一初始信号和第二初始信号可以为恒压信号，其大小例如可以介于第一电压信号VDD和第二电压信号VSS之间，但不限于此。在另一些示例中，第一初始信号与第二初始信号可以相同，可以仅设置第一初始信号线来提供第一初始信号。
在一些示例中，如图3所示，第一像素电路的驱动晶体管T3可以在扫描信号SCAN、数据信号、第一电压信号VDD、第二电压信号VSS等信号的控制下输出驱动电流以驱动第一发光元件EL1发光。数据写入晶体管T4的栅极与扫描线GL电连接，数据写入晶体管T4的第一极与数据线DL电连接，数据写入晶体管T4的第二极与驱动晶体管T3的第一极电连接。阈值补偿晶体管T2的栅极与扫描线GL电连接，阈值补偿晶体管T2的第一极与驱动晶体管T3的栅极电连接，阈值补偿晶体管T2的第二极与驱动晶体管T3的第二极电连接。第一发光控制晶体管T5的栅极与发光控制线EML电连接，第一发光控制晶体管T5的第一极与第一电源线PL1电连接，第一发光控制晶体管T5的第二极与驱动晶体管T3的第一极电连接。第二发光控制晶体管T6的栅极与发光控制线EML电连接，第二发光控制晶体管T6的第一极与驱动晶体管T3的第二极电连接，第二发光控制晶体管T6的第二极与第一发光元件EL1的阳极电连接。第一复位晶体管T1与驱动晶体管T3的栅极电连接，并配置为对驱动晶体管T3的栅极进行复位；阳极复位晶体管T7与第一发光元件EL1的阳极电连接，并配置为对第一发光元件EL1的阳极进行复位。第一复位晶体管T1的栅极与复位控制线RST电连接，第一复位晶体管T1的第一极与第一初始信号线INIT1电连接，第一复位晶体管T1的第二极与驱动晶体管T3的栅极电连接。阳极复位晶体管T7的栅极与扫描线GL电连接，阳极复位晶体管T7的第一极与第二初始信号线INIT2电连接，阳极复位晶体管T7的第二极与第一发光元件EL1的阳极电连接。存储电容Cst1的第一极板与驱动晶体管T3的栅极电连接，存储电容Cst1的第二极板与第一电源线PL1电连接。
在本示例中，如图3所示，第一节点N11为存储电容Cst1、第一复位晶体管T1、驱动晶体管T3和阈值补偿晶体管T2的连接点，第二节点N12为第一发光控制晶体管T5、数据写入晶体管T4和驱动晶体管T3的连接点，第三节点N13为驱动晶体管T3、阈值补偿晶体管T2和第二发光控制晶体管T6的连接点，第四节点N14为第二发光控制晶体管T6、阳极复位晶体管T7和第一发光元件EL1的连接点。第四节点N14即为第一像素电路的阳极连接节点。
在一些示例中，如图3所示，由于第一像素电路和第一发光元件位于不同显示区，第一像素电路和第一发光元件EL1之间通过连接线电连接，连接线与其他膜层交叠会产生电容Cito。连接线的长度过大会导致图3所示的第一像素电路中的阳极连接节点(即第四节点N14)的电容Cito过大，从而使得阳极连接节点在进行重置之后需要较长时间充电才能达到第一发光元件EL1的发光阈值电压。如此一来，会影响第一发光元件EL1的启亮时长，导致第一显示区显示发暗，造成第一显示区和第二显示区之间的显示亮度差异。本示例通过在第一像素电路中设置耦合电容，使得扫描线GL提供的扫描信号在上跳过程中可以带动阳极连接节点先提升一定电压，从而有效减少阳极连接节点的充电量，减少阳极连接节点达到第一发光元件的发光阈值电压所需的时长，从而可以提升第一发光元件的亮度。例如，可以使得第一发光元件的亮度达到可调节范围(例如通过Gamma或Demura等调节方式可达到的调节范围)内，从而改善显示基板的显示效果，改善第一显示区的亮度较暗导致的“二郎神屏”不良。
下面对图3示意的第一像素电路的工作过程进行说明。图5为图3所示的第一像素电路的工作时序图。以图3所示的像素电路包括的多个晶体管均为P型晶体管为例进行说明。
在一些示例性实施方式中，在一帧显示时间段，第一像素电路的工作过程可以包括：第一阶段S1、第二阶段S2和第三阶段S3。
第一阶段S1，称为复位阶段。复位控制线RST提供的复位控制信号RESET为低电平信号，使第一复位晶体管T1导通，第一初始信号线INIT1提供的第一初始信号被提供至第一节点N11，对第一节点N11进行初始化，清除存储电容Cst1中原有数据电压。扫描线GL提供的扫描信号SCAN为高电平信号，发光控制线EML提供的发光控制信号EM为高电平信号，使数据写入晶体管T4、阈值补偿晶体管T2、第一发光控制晶体管T5、第二发光控制晶体管T6以及阳极复位晶体管T7断开。此阶段第一发光元件EL1不发光。
第二阶段S2，称为数据写入阶段或者阈值补偿阶段。扫描线GL提供的扫描信号SCAN为低电平信号，复位控制线RST提供的复位控制信号RESET和发光控制线EML提供的发光控制信号EM均为高电平信号，数据线DL输出数据信号。此阶段由于存储电容Cst1的第一极板为低电平，因此，驱动晶体管T3导通。扫描信号SCAN为低电平信号，使阈值补偿晶体管T2、数据写入晶体管T4和阳极复位晶体管T7导通。阈值补偿晶体管T2和数据写入晶体管T4导通，使得数据线DL输出的数据电压Vdata经过第二节点N12、导通的驱动晶体管T3、第三节点N13、导通的阈值补偿晶体管T2提供至第一节点N11，并将数据线DL输出的数据电压Vdata与驱动晶体管T3的阈值电压之差充入存储电容Cst1，存储电容Cst1的第一极板(即第一节点N11)的电压为Vdata-|Vth|，其中，Vdata为数据线DL输出的数据电压，Vth为驱动晶体管T3的阈值电压。阳极复位晶体管T7导通，使得第二初始信号线INIT2提供的第二初始信号提供至第四节点N14，对第四节点N14进行初始化(复位)，清空其内部的预存电压，完成初始化，确保第一发光元件EL1不发光。复位控制线RST提供的复位控制信号RESET为高电平信号，使第一复位晶体管T1断开。发光控制信号线EML提供的发光控制信号EM为高电平信号，使第一发光控制晶体管T5和第二发光控制晶体管T6断开。
第三阶段S3，称为发光阶段。发光控制信号线EML提供的发光控制信号EM为低电平信号，扫描线GL提供的扫描信号SCAN和复位控制线RST提供的复位控制信号RESET为高电平信号。发光控制信号线EML提供的发光控制信号EM为低电平信号，使第一发光控制晶体管T5和第二发光控制晶体管T6导通，第一电源线PL1输出的第一电压信号VDD通过导通的第一发光控制晶体管T5、驱动晶体管T3和第二发光控制晶体管T6向第一发光元件EL1的阳极提供驱动电压，驱动第一发光元件EL1发光。
在第一像素电路的驱动过程中，流过驱动晶体管T3的驱动电流由其栅极和第一极之间的电压差决定。由于第一节点N1的电压为Vdata-|Vth|，因而驱动晶体管T3的驱动电流为：
I＝K×(Vgs-Vth)2＝K×[(VDD-Vdata+|Vth|)-Vth]2＝K×[VDD-Vdata]2。
其中，I为流过驱动晶体管T3的驱动电流，也就是驱动第一发光元件EL1的驱动电流，K为常数，Vgs为驱动晶体管T3的栅极和第一极之间的电压差，Vth为驱动晶体管T3的阈值电压，Vdata为数据线DL输出的数据电压，VDD为第一电源线PL1输出的第一电压信号。
由上式中可以看到流经第一发光元件EL1的电流与驱动晶体管T3的阈值电压无关。因此，本实施例的第一像素电路可以较好地补偿驱动晶体管T3的阈值电压。
在一些示例中，如图4所示，本示例的第二像素电路可以包括：驱动晶体管M3、数据写入晶体管M4、阈值补偿晶体管M2、第一发光控制晶体管M5、第二发光控制晶体管M6、第一复位晶体管M1、阳极复位晶体管M7以及存储电容Cst2。与第一像素电路相比，第二像素电路没有设置耦合电容。关于第二像素电路的晶体管和存储电容的连接关系可以参照第一像素电路的相关说明，故于此不再赘述。关于第二像素电路的工作时序可以参照第一像素电路的工作时序，故于此不再赘述。
在一些示例中，图5所示的坐标系的横坐标可以表示时间t，纵坐标可以表示电压大小U。图5中的曲线Ⅰ为图3所示的第一像素电路的阳极连接节点的电压变化情况。根据曲线Ⅰ所示，在扫描线GL提供的扫描信号SCAN由低电位上跳至高电位时，通过耦合电容C1可以带动阳极连接节点的电压提升，使得阳极连接节点先提升一定电压，阳极连接节点在a1时间点可以达到第一发光元件的发光阈值电压(EL Vth)。图5中的曲线Ⅱ表示在第一像素电路没有设置耦合电容，且存在电容Cito的情况下，阳极连接节点的电压变化情况。根据曲线Ⅱ可见，第一像素电路的阳极连接节点在a2时间点可以到达第一发光元件的发光阈值电压。图5中的曲线Ⅲ表示第二像素电路的阳极连接节点(例如图4中的节点N24)的电压变化情况。根据曲线Ⅲ可见，第二像素电路的阳极连接节点在发光控制信号EM由高电位下跳为低电位之后，从第二初始信号开始上升，达到第二发光元件的发光阈值电压。第二像素电路的阳极连接节点在a3时间点可以达到第二发光元件的发光阈值电压。在本示例中，第一发光元件的发光阈值电压与第二发光元件的发光阈值电压可以大致相同。
在图5所示的坐标系中，将发光控制信号EM由高电位下跳为低电位的时间点记为a0时间点，在发光阶段，第二像素电路的阳极连接节点达到第二发光元件的发光阈值电压所需的时长为a3-a0；存在电容Cito且没有设置耦合电容的第一像素电路的阳极连接节点达到第一发光元件的发光阈值电压所需的时长为a2-a0；图3所示的设置耦合电容的第一像素电路的阳极连接节点达到第一发光元件的发光阈值电压所需的时长为a1-a0。由图5可见，a1-a0小于a2-a0。存在电容Cito且没有设置耦合电容的第一像素电路的阳极连接节点达到第一发光元件的发光阈值电压所需的时长较长，容易导致第一发光元件的发光时长较短，亮度较低，而图3所示的第一像素电路通过耦合电容可以减少阳极连接节点达到第一发光元件的发光阈值电压所需的时长，从而增大第一发光元件的发光亮度。
图6为本公开至少一实施例的显示基板的局部平面示意图。图7为图6中沿Q-Q’方向的局部剖面示意图。
在一些示例中，如图6所示，第二显示区可以包括：间隔设置的第一电路区A21和第二电路区A22，第一电路区A21可以设置多个第一像素电路(例如一列第一像素电路)，第二电路区A22可以设置多个第二像素电路(例如，两列或以上的第二像素电路)。在图6中，以第一电路区A21内的一个第一像素电路以及该第一电路区A21相邻两侧的第二电路区A22内的一个第二像素电路为例进行示意。
在一些示例中，在垂直于显示基板的方向上，如图7所示，第二显示区可以包括：衬底100、设置在衬底100上的电路结构层。电路结构层可以至少包括：依次设置在衬底100上的半导体层201、第一绝缘层101、第一导电层(还可以称为第一栅金属层)202、第二绝缘层102、第二导电层(还可以称为第二栅金属层)203、第三绝缘层103、第三导电层(还可以称为第一源漏金属层)204、第四绝缘层104和第四导电层(还可以称为第二源漏金属层)205。在一些示例中，第一绝缘层101至第三绝缘层103可以为无机绝缘层，第四绝缘层104可以为有机绝缘层。然而，本实施例对此并不限定。
下面对显示基板的结构和制备过程进行示例性说明。本公开实施例所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在衬底基板上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开实施例所说的“A和B为同层结构”或者“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，或者A和B靠近衬底一侧的表面与衬底的距离基本相同，或者A和B靠近衬底一侧的表面与同一个膜层直接接触。膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在一些示例性实施方式中，显示基板的制备过程可以包括如下操作。
(1)、提供衬底。在一些示例中，衬底可以为柔性基底，或者可以为刚性基底。例如，刚性基底可以采用玻璃或石英等材料。柔性基底可以采用聚酰亚胺(PI)等材料，柔性基底可以是单层结构，或者可以是无机材料层和柔性材料层构成的叠层结构。然而，本实施例对此并不限定。
(2)、形成半导体层。在一些示例中，在第二显示区的衬底上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，在第二显示区形成半导体层。
图8A为图6中形成半导体层后的显示基板的示意图。在一些示例中，如图8A所示，第二显示区的第一电路区A21的半导体层可以包括：第一像素电路的多个晶体管的有源层(比如，第一像素电路的第一复位晶体管的有源层T10、阈值补偿晶体管的有源层T20、驱动晶体管的有源层T30、数据写入晶体管的有源层T40、第一发光控制晶体管的有源层T50、第二发光控制晶体管的有源层T60、以及阳极复位晶体管的有源层T70)；第二电路区A22的半导体层可以包括：第二像素电路的多个晶体管的有源层(比如，第二像素电路的第一复位晶体管的有源层M10、阈值补偿晶体管的有源层M20、驱动晶体管的有源层M30、数据写入晶体管的有源层M40、第一发光控制晶体管的有源层M50、第二发光控制晶体管的有源层M60、以及阳极复位晶体管的有源层M70)。
在一些示例中，如图8A所示，第一像素电路的第一复位晶体管的有源层T10、阈值补偿晶体管的有源层T20、数据写入晶体管的有源层T40、驱动晶体管的有源层T30、第一发光控制晶体管的有源层T50和第二发光控制晶体管的有源层T60可以为一体结构。本行第一像素电路的阳极复位晶体管的有源层T70与下一行第一像素电路的第一复位晶体管的有源层T10在第一方向D1上可以相邻。
在一些示例中，如图8A所示，第一复位晶体管的有源层T10的形状可以呈“n”字形，阈值补偿晶体管的有源层T20、第二发光控制晶体管的有源层T60的形状可以呈“L”字型，驱动晶体管的有源层T30的形状可以呈“几”字形，数据写入晶体管的有源层T40、第一发光控制晶体管的有源层T50、以及阳极复位晶体管的有源层T70的形状可以呈“I”字型。然而，本实施例对此并不限定。
第二像素电路的晶体管的有源层的结构可以参照第一像素电路的晶体管的有源层的结构描述，故于此不再赘述。
在一些示例中，半导体层的材料例如可以包括多晶硅。有源层可以包括至少一个沟道区以及位于沟道区两端的第一区和第二区。沟道区可以不掺杂杂质，并具有半导体特性。第一区和第二区可以在沟道区的两侧，并且掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型而变化。在一些示例中，有源层的掺杂区可以被解释为晶体管的源电极或漏电极。晶体管之间的有源层的部分可以被解释为掺杂有杂质的布线，可以用于电连接晶体管。
(3)、形成第一导电层。在一些示例中，在形成前述结构的衬底上，依次沉积第一绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖半导体层的第一绝缘层，以及设置在第二显示区的第一绝缘层上的第一导电层。
图8B为图6中形成第一导电层后的显示基板的示意图。在一些示例中，如图8B所示，第二显示区的第一电路区A21的第一导电层可以至少包括：第一像素电路的多个晶体管的栅极(例如包括第一像素电路的第一复位晶体管T1的栅极、阈值补偿晶体管T2的栅极、驱动晶体管T3的栅极、数据写入晶体管T4的栅极、第一发光控制晶体管T5的栅极、第二发光控制晶体管T6的栅极、阳极复位晶体管T7的栅极)、存储电容Cst1的第一极板Cst1-1以及耦合电容的第一极板C1-1。第二电路区A22的第一导电层可以至少包括：第二像素电路的多个晶体管的栅极(例如包括第二像素电路的第一复位晶体管M1的栅极、阈值补偿晶体管M2的栅极、驱动晶体管M3的栅极、数据写入晶体管M4的栅极、第一发光控制晶体管M5的栅极、第二发光控制晶体管M6的栅极、阳极复位晶体管M7的栅极)和存储电容Cst2的第一极板Cst2-1。
在一些示例中，如图8B所示，第二显示区的第一导电层还可以包括：沿第一方向D1延伸的扫描线GL(n)、复位控制线RST(n)和RST(n+1)、以及发光控制线EML(n)。扫描线GL(n)在第二方向D2上可以位于复位控制线RST(n)和发光控制线EML(n)之间。
在一些示例中，如图8A和图8B所示，第一像素电路的存储电容Cst1的第一极板Cst1-1可以为矩形状，矩形状的角部可以设置倒角。存储电容Cst1的第一极板Cst1-1在衬底的正投影与驱动晶体管T3的有源层T30在衬底的正投影存在交叠区域。存储电容Cst1的第一极板Cst1-1与驱动晶体管T3的栅极可以为一体结构，存储电容Cst1的第一极板Cst1-1可以同时作为驱动晶体管T3的栅极。第二像素电路的存储电容Cst2的第一极板Cst2-1与驱动晶体管M3的栅极可以为一体结构，存储电容Cst2的第一极板Cst2-1可以同时作为驱动晶体管M3的栅极。
在一些示例中，如图8B所示，扫描线GL(n)、所述第一像素电路的阈值补偿晶体管T2的栅极和数据写入晶体管T4的栅极、与所述第一像素电路位于同一行的第二像素电路的阈值补偿晶体管M2的栅极和数据写入晶体管M4的栅极可以为一体结构。复位控制线RST(n)、所述第一像素电路的第一复位晶体管T1的栅极、与所述第一像素电路位于同一行的第二像素电路的第一复位晶体管M1的栅极、位于所述第一像素电路上一行的第一像素电路的阳极复位晶体管T7的栅极和耦合电容的第一极板C1-1、以及位于所述第一像素电路上一行的第二像素电路的阳极复位晶体管M7的栅极可以为一体结构。复位控制线RST(n+1)、所述第一像素电路的阳极复位晶体管T7的栅极和耦合电容的第一极板C1-1、与所述第一像素电路位于同一行的第二像素电路的阳极复位晶体管M7的栅极、位于所述第一像素电路下一行的第一像素电路的第一复位晶体管T1的栅极、以及位于所述第一像素电路下一行的第二像素电路的第一复位晶体管M1的栅极可以为一体结构。发光控制线EML(n)与所述第一像素电路的第一发光控制晶体管T5的栅极和第二发光控制晶体管T6的栅极、与所述第一像素电路位于同一行的第二像素电路的第一发光控制晶体管M5的栅极和第二发光控制晶体管M6的栅极可以为一体结构。
(4)、形成第二导电层。在一些示例中，在形成前述结构的衬底上，依次沉积第二绝缘薄膜和第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层的第二绝缘层，以及设置在第二显示区的第二绝缘层上的第二导电层。
图8C为图6中形成第二导电层后的显示基板的示意图。在一些示例中，如图8C所示，第二显示区的第一电路区A21的第二导电层可以至少包括：第一像素电路的存储电容Cst1的第二极板Cst1-2、耦合电容C1的第二极板C1-2。耦合电容C1的第二极板C1-2在衬底的正投影与第一极板C1-1在衬底的正投影存在交叠，例如，第二极板C1-2在衬底的正投影可以覆盖第一极板C1-1在衬底的正投影。第二电路区A22的第二导电层可以至少包括：第二像素电路的存储电容的第二极板Cst2-2。
在一些示例中，如图8C所示，第二显示区的第二导电层还可以包括：沿第一方向D1延伸的第一初始信号线INIT1和第二初始信号线INIT2。第一初始信号线INIT1可以位于第二初始信号线INIT2靠近扫描线的一侧。复位控制线在衬底的正投影可以位于第一初始信号线INIT1和第二初始信号线INIT2之间。
在一些示例中，如图8B和图8C所示，第一像素电路的存储电容的第二极板Cst1-2在衬底的正投影与存储电容的第一极板Cst1-1在衬底的正投影可以存在交叠。存储电容的第二极板Cst1-2可以具有第一镂空区域，第一镂空区域在衬底的正投影可以位于第一极板Cst1-1在衬底的正投影范围内。第二像素电路的存储电容的第二极板Cst2-2在衬底的正投影与存储电容的第一极板Cst2-1在衬底的正投影可以存在交叠。存储电容的第二极板Cst2-2可以具有第二镂空区域，第二镂空区域在衬底的正投影可以位于第一极板Cst2-1在衬底的正投影范围内。第一电路区A21内的第一像素电路的存储电容的第二极板Cst1-2与相邻第二电路区A22内的第二像素电路的存储电容的第二极板Cst2-2可以为一体结构，以实现第一电压信号沿第一方向D1的传输，从而提高第一电压信号在显示基板内的均一性。
(5)、形成第三绝缘层。在一些示例中，在形成前述结构的衬底上，沉积第三绝缘薄膜，通过图案化工艺形成第三绝缘层。第三绝缘层形成有多个过孔。
图8D为图6中形成第三绝缘层后的显示基板的示意图。在一些示例中，如图8D所示，第一电路区A21的第三绝缘层开设的过孔可以包括：第一过孔V1至第七过孔V7、第十五过孔V15、第十七过孔V17至第二十过孔V20。第二电路区A22的第三绝缘层开设的过孔可以包括：第八过孔V8至第十四过孔V14、第十六过孔V16、第二十一过孔V21至第二十三过孔V23。
在一些示例中，第一过孔V1至第七过孔V7以及第八过孔V8至第十四过孔V14内的第三绝缘层、第二绝缘层和第一绝缘层可以被去掉，暴露出半导体层的表面。第十五过孔V15和第十六过孔V16内的第三绝缘层和第二绝缘层可以被去掉，暴露出第一导电层的表面。第十七过孔V17至第二十过孔V20以及第二十一过孔V21至第二十三过孔V23内的第三绝缘层可以被去掉，暴露出第二导电层的表面。
(6)、形成第三导电层。在一些示例中，在形成前述结构的衬底上，沉积第三导电薄膜，通过图案化工艺对第三导电薄膜进行图案化，形成位于第三绝缘层上的第三导电层。
图8E为图6中形成第三导电层后的显示基板的示意图。在一些示例中，如图8E所示，第一电路区A21的第三导电层可以包括：第一连接电极301、第二连接电极302、第三连接电极303、第四连接电极304、第五连接电极305以及第六连接电极306。第二电路区A22的第三导电层可以包括：第七连接电极307、第八连接电极308、第九连接电极309、第十连接电极310、第十一连接电极311以及第十二连接电极312。
在一些示例中，如图8A至图8E所示，第一连接电极301可以通过第五过孔V5与第一像素电路的第二发光控制晶体管T6的有源层T60的第二区电连接，还可以通过第七过孔V7与第一像素电路的阳极复位晶体管T7的有源层T70的第二区电连接，还可以通过第二十过孔V20与耦合电容的第二极板C1-2电连接。第二连接电极302可以通过第二过孔V2与第一像素电路的第一复位晶体管T1的有源层T10的第二区电连接，还可以通过第十五过孔V15与驱动晶体管T3的栅极电连接。第三连接电极303可以通过第三过孔V3与第一像素电路的数据写入晶体管T4的有源层T40的第一区电连接。第四连接电极304可以通过第四过孔V4与第一像素电路的第一发光控制晶体管T5的有源层T50的第一区电连接，还可以通过第十八过孔V18与存储电容Cst1的第二极板Cst1-2电连接。第五连接电极305可以通过第六过孔V6与阳极复位晶体管T7的有源层T70的第一区电连接，还可以通过第十九过孔V19与第二初始信号线INIT2电连接。第六连接电极306可以通过第一过孔V1与第一复位晶体管T1的有源层T10的第一区电连接，还可以通过第十七过孔V17与第一初始信号线INIT1电连接。
在一些示例中，如图8A至图8E所示，第七连接电极307可以通过第八过孔V8与第二像素电路的第一复位晶体管M1的有源层M10的第一区电连接，还可以通过第二十一过孔V21与第一初始信号线INIT1电连接。第八连接电极308可以通过第九过孔V9与第二像素电路的第一复位晶体管M1的有源层M10的第二区电连接，还可以通过第十六过孔V16与驱动晶体管M3的栅极电连接。第九连接电极309可以通过第十过孔V10与第二像素电路的数据写入晶体管M4的有源层M40的第一区电连接。第十连接电极310可以通过第十一过孔V11与第二像素电路的第一发光控制晶体管M5的有源层M50的第一区电连接，还可以通过第二十二过孔V22与存储电容Cst2的第二极板Cst2-2电连接。第十一连接电极311可以通过第十三过孔V13与阳极复位晶体管M7的有源层M70的第一区电连接，还可以通过第二十三过孔V23与第二初始信号线INIT2电连接。第十二连接电极312可以通过第十二过孔V12与第二像素电路的第二发光控制晶体管M6的有源层M60的第二区电连接，还可以通过第十四过孔V14与第二像素电路的阳极复位晶体管M7的有源层M70的第二区电连接。
(7)、形成第四绝缘层。在一些示例中，在形成前述结构的衬底上，涂覆第四绝缘薄膜，通过图案化工艺形成第四绝缘层。第四绝缘层可以开设有多个过孔。
图8F为图6中形成第四绝缘层后的显示基板的示意图。在一些示例中，如图8F所示，第一电路区A21的第四绝缘层可以至少开设有第三十一过孔V31至第三十三过孔V33。第二电路区A22的第四绝缘层可以至少开设有第三十四过孔V34至第三十六过孔V36。第三十一过孔V31至第三十六过孔V36内的第四绝缘层可以被去掉，暴露出第三导电层的表面。
(8)、形成第四导电层。在一些示例中，形成前述结构的衬底上，沉积第四导电薄膜，通过图案化工艺对第四导电薄膜进行图案化，形成设置在第二显示区的第四绝缘层上的第四导电层。
在一些示例中，如图6所示，第二显示区的第四导电层可以至少包括多条数据(例如数据线421和422)和多条第一电源线(例如第一电源线411和412)、阳极连接电极401和402。数据线422可以通过第三十一过孔V31与第三连接电极303电连接，从而实现与第一像素电路的数据写入晶体管T4的电连接。第一电源线412可以通过第三十二过孔V32与第四连接电极304电连接，从而实现与第一像素电路的第一发光控制晶体管T5和存储电容Cst1的电连接。数据线421可以通过第三十四过孔V34与第九连接电极309电连接，从而实现与第二像素电路的数据写入晶体管M4的电连接。第一电源线411可以通过第三十五过孔V35与第十连接电极310电连接，从而实现与第二像素电路的第一发光控制晶体管T5和存储电容Cst2的电连接。阳极连接电极401可以通过第三十六过孔V36与第十二连接电极312电连接，从而实现与第二像素电路的第二发光控制晶体管M6和阳极复位晶体管M7的电连接。阳极连接电极402可以通过第三十三过孔V33与第一连接电极301电连接，从而实现与第一像素电路的第二发光控制晶体管T6和阳极复位晶体管T7的电连接。
在一些示例中，在形成前述结构之后，第一显示区可以包括叠设在衬底上的第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层。随后，可以形成至少一个透明导电层，透明导电层可以包括多条连接线。相邻透明导电层之间可以设置绝缘层。随后，在形成前述图案的衬底上沉积阳极薄膜，通过图案化工艺对阳极薄膜进行图案化，形成阳极层；阳极层可以包括位于第一显示区的第一发光元件的阳极、以及位于第二显示区的第二发光元件的阳极。随后，涂覆像素定义薄膜，通过掩膜、曝光和显影工艺形成像素定义层。像素定义层可以形成有暴露出阳极层的多个像素开口。在前述形成的像素开口内形成有机发光层，有机发光层与阳极层连接。随后，沉积阴极薄膜，通过图案化工艺对阴极薄膜进行图案化，形成阴极图案，阴极与有机发光层连接。随后，在阴极上形成封装层，封装层可以包括无机材料/有机材料/无机材料的叠层结构。
在一些示例中，第一绝缘层、第二绝缘层和第三绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层和第二绝缘层可以称为栅绝缘(GI)层，第三绝缘层可以称为层间绝缘(ILD)层。第一导电层、第二导电层、第三导电层以及第四导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo、Ti/Al/Ti等。第四绝缘层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。半导体层可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、非晶硅(a-Si)、多晶硅(p-Si)等各种材料，即本公开适用于基于氧化物技术、硅技术以及有机物技术制造的晶体管。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。阳极层可以采用金属等反射材料，阴极层可以采用透明导电材料。然而，本实施例对此并不限定。
本实施例的显示基板的结构及其制备过程仅仅是一种示例性说明。在一些示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺。本示例性实施例的制备工艺可以利用目前成熟的制备设备即可实现，可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
本示例提供的显示基板，通过在第一像素电路设置耦合电容，可以利用扫描线提供的扫描信号在上跳时带动第一发光元件的阳极先提升一定电压，从而减少第一发光元件的阳极达到第一发光元件的发光阈值电压所需的时间，从而提升第一显示区的显示亮度。而且，通过设置第一像素电路的耦合电容与阳极复位晶体管相邻，可以有利于减少空间占用。
图9为本公开至少一实施例的第一显示区的示意图。在一些示例中，如图9所示，第一显示区A1可以包括：第一子显示区A11和第二子显示区A12。第一子显示区A11可以位于第一显示区A1的中间区域，第二子显示区A12可以沿一个方向(例如第一方向)位于第一子显示区A11的相对两侧。
在一些示例中，第一显示区A1内的一行第一发光元件中靠近第一显示区A1中心的第一发光元件所电连接的第一像素电路可以远离第一显示区A1，靠近第一显示区A1边缘的第一发光元件所电连接的第一像素电路可以靠近第一显示区A1。第一子显示区A11内的第一发光元件与对应的第一像素电路之间的连接线的长度，可以大于第二子显示区A12内的第一发光元件与对应的第一像素电路之间的连接线的长度。
在一些示例中，第二显示区的多个第一像素电路可以包括多个第一类型第一像素电路和多个第二类型第一像素电路。第一子显示区A11内的第一发光元件可以与第二类型第一像素电路电连接，第二子显示区A12内的第一发光元件可以与第一类型第一像素电路电连接。
图10为本公开至少一实施例的第二类型第一像素电路的等效电路图。在一些示例中，如图10所示，第二类型第一像素电路可以不设置耦合电容，且阳极复位晶体管T7的第一极与第三初始信号线INIT3电连接。第三初始信号线INIT3提供的第三初始信号可以大于第二初始信号线提供的第二初始信号。在本示例中，第二类型第一像素电路的阳极复位节点在复位时的电压大于其他第一像素电路，可以减少第一发光元件的阳极达到第一发光元件的发光阈值电压所需的时间，增加第一发光元件的发光时长，从而提升第一显示区的显示亮度。
图11为本公开至少一实施例的第二类型第一像素电路的另一等效电路图。在一些示例中，如图11所示，第二类型第一像素电路可以不仅设置耦合电容，而且阳极复位晶体管T7的第一极与第三初始信号线INIT3电连接。第三初始信号线INIT3提供的第三初始信号可以大于第二初始信号线提供的第二初始信号。在本示例中，第二类型第一像素电路的阳极复位节点在复位时的电压大于其他第一像素电路，可以减少第一发光元件的阳极达到第一发光元件的发光阈值电压所需的时间，增加第一发光元件的发光时长，从而提升第一显示区的显示亮度。
在一些示例中，第一类型第一像素电路的结构可以参照图3或图4所示，本实施例对此并不限定。
关于本实施例的显示基板的其余说明可以参照前述实施例的描述，故于此不再赘述。
本公开实施例还提供一种显示装置，包括如上所述的显示基板。
图12为本公开至少一实施例的显示装置的示意图。如图12所示，本实施例提供一种显示装置，包括：显示基板91以及位于远离显示基板91的非显示面一侧的传感器92。传感器92在显示基板91上的正投影与第一显示区A1存在交叠。
在一些示例中，显示基板91可以为柔性OLED显示基板、QLED显示基板、Micro-LED显示基板、或者Mini-LED显示基板。显示装置可以为：OLED显示器、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开实施例并不以此为限。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。

Claims (13)

1.一种显示基板，其特征在于，包括：
衬底，具有第一显示区和位于所述第一显示区至少一侧的第二显示区；
多个第一发光元件，位于所述第一显示区；
多个第一像素电路，位于所述第二显示区；所述多个第一像素电路中的至少一个第一像素电路与所述多个第一发光元件中的至少一个第一发光元件电连接，配置为驱动所述至少一个第一发光元件发光；
所述多个第一像素电路中的至少一个第一像素电路至少包括：阳极复位晶体管和耦合电容；所述阳极复位晶体管的栅极与扫描线电连接，所述阳极复位晶体管的第一极与初始信号线电连接，所述阳极复位晶体管的第二极与所述至少一个第一发光元件的阳极电连接；所述耦合电容的第一极板与所述扫描线电连接，所述耦合电容的第二极板与所述阳极复位晶体管的第二极电连接。
2.根据权利要求1所述的显示基板，其特征在于，所述扫描线沿第一方向延伸，所述至少一个第一像素电路的阳极复位晶体管与耦合电容在所述第一方向上相邻。
3.根据权利要求1所述的显示基板，其特征在于，所述扫描线与所述耦合电容的第一极板为一体结构。
4.根据权利要求1所述的显示基板，其特征在于，所述耦合电容的第二极板通过第一连接电极与所述阳极复位晶体管的第二极电连接。
5.根据权利要求4所述的显示基板，其特征在于，所述至少一个第一像素电路还包括：驱动晶体管、第一发光控制晶体管、以及第二发光控制晶体管；所述驱动晶体管的第一极与所述第一发光控制晶体管的第二极电连接，所述驱动晶体管的第二极与所述第二发光控制晶体管的第一极电连接；所述第一发光控制晶体管的栅极和所述第二发光控制晶体管的栅极与发光控制线电连接，所述第一发光控制晶体管的第一极与第一电源线电连接；
所述第二发光控制晶体管的第二极通过所述第一连接电极与所述阳极复位晶体管的第二极电连接。
6.根据权利要求5所述的显示基板，其特征在于，所述至少一个第一像素电路还包括：数据写入晶体管、阈值补偿晶体管、第一复位晶体管和存储电容；
所述数据写入晶体管的栅极与所述扫描线电连接，所述数据写入晶体管的第一极与数据线电连接，所述数据写入晶体管的第二极与所述驱动晶体管的第一极电连接；
所述阈值补偿晶体管的栅极与所述扫描线电连接，所述阈值补偿晶体管的第一极与所述驱动晶体管的栅极电连接，所述阈值补偿晶体管的第二极与所述驱动晶体管的第二极电连接；
所述第一复位晶体管的栅极与复位控制线电连接，所述第一复位晶体管的第一极与第一初始信号线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接；
所述存储电容的第一极板与所述驱动晶体管的栅极电连接，所述存储电容的第二极板与所述第一电源线电连接。
7.根据权利要求1所述的显示基板，其特征在于，在垂直于所述显示基板的方向上，所述第二显示区的显示基板至少包括：设置在所述衬底上的半导体层、第一导电层、第二导电层和第三导电层；
所述半导体层至少包括：所述第一像素电路的阳极复位晶体管的有源层；
所述第一导电层至少包括：所述阳极复位晶体管的栅极、所述耦合电容的第一极板、以及所述扫描线；
所述第二导电层至少包括：所述耦合电容的第二极板；
所述第三导电层至少包括：多个连接电极。
8.根据权利要求7所述的显示基板，其特征在于，所述第二显示区的显示基板还包括：位于所述第三导电层远离所述衬底一侧的第四导电层；
所述第四导电层至少包括：与所述第一像素电路电连接的数据线和第一电源线。
9.根据权利要求1所述的显示基板，其特征在于，所述多个第一像素电路包括至少一个第一类型第一像素电路和至少一个第二类型第一像素电路；
所述第二类型第一像素电路电连接的第一发光元件位于所述第一类型第一像素电路电连接的第一发光元件靠近所述第一显示区和第二显示区的交界处的一侧；所述第二类型第一像素电路电连接对应的第一发光元件的连接线的长度大于所述第一类型第一像素电路电连接对应的第一发光元件的连接线的长度；
所述第二类型第一像素电路的阳极复位晶体管的第一极与第三初始信号线电连接，所述第一类型第一像素电路的阳极复位晶体管的第一极与第二初始信号线电连接；所述第三初始信号线提供的第三初始信号大于所述第二初始信号线提供的第二初始信号。
10.根据权利要求9所述的显示基板，其中，所述第二初始信号和第三初始信号为恒压信号。
11.根据权利要求1所述的显示基板，其特征在于，所述显示基板还包括：位于所述第二显示区的多个第二发光元件和多个第二像素电路，所述多个第二像素电路中的至少一个第二像素电路与所述多个第二发光元件中的至少一个第二发光元件电连接，配置为驱动所述至少一个第二发光元件发光；
所述第二像素电路至少包括阳极复位晶体管，所述阳极复位晶体管的栅极与所述扫描线电连接，所述阳极复位晶体管的第一极与第二初始信号线电连接，所述阳极复位晶体管的第二极与至少一个第二发光元件的阳极电连接。
12.根据权利要求1所述的显示基板，其特征在于，所述第一显示区的光透过率大于所述第二显示区的光透过率。
13.一种显示装置，其特征在于，包括如权利要求1至12中任一项所述的显示基板。
CN202211280250.6A 2022-10-19 2022-10-19 显示基板及显示装置 Pending CN115513270A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211280250.6A CN115513270A (zh) 2022-10-19 2022-10-19 显示基板及显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211280250.6A CN115513270A (zh) 2022-10-19 2022-10-19 显示基板及显示装置

Publications (1)

Publication Number Publication Date
CN115513270A true CN115513270A (zh) 2022-12-23

Family

ID=84511360

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211280250.6A Pending CN115513270A (zh) 2022-10-19 2022-10-19 显示基板及显示装置

Country Status (1)

Country Link
CN (1) CN115513270A (zh)

Similar Documents

Publication Publication Date Title
US20230021680A1 (en) Display substrate and method for manufacturing same, and display apparatus
US20220376024A1 (en) Display Substrate and Manufacturing Method Therefor, and Display Apparatus
CN114373774A (zh) 显示基板及其制备方法、显示装置
US20230345783A1 (en) Display substrate and display device
WO2021237725A9 (zh) 显示基板和显示装置
CN115377165A (zh) 显示基板及显示装置
CN115715121A (zh) 显示面板及其制备方法、显示装置
US20240081115A1 (en) Display substrate, manufacturing method thereof, and display device
US20240194134A1 (en) Display Substrate and Preparation Method Thereof, Display Apparatus
WO2022160492A1 (zh) 显示基板及其制备方法、显示装置
WO2022094839A1 (zh) 显示基板及其检测方法、制备方法、显示装置
CN113555400A (zh) 显示基板及其制备方法、显示装置
CN218998740U (zh) 显示面板及显示装置
WO2023020441A1 (zh) 显示基板及显示装置
CN115497998A (zh) 显示基板及其制备方法、显示装置
CN113314071B (zh) 显示基板及显示装置
US20230180521A1 (en) Display Substrate, Preparation Method thereof, and Display Apparatus
CN115513270A (zh) 显示基板及显示装置
CN115527486A (zh) 显示基板及显示装置
WO2023122888A1 (zh) 显示基板及其制备方法、显示装置
WO2023184163A1 (zh) 显示基板及显示装置
WO2022226801A1 (zh) 显示基板及其制备方法、显示装置
WO2023000215A1 (zh) 显示基板及显示装置
US20240215366A1 (en) Display Substrate and Display Device
WO2024016165A1 (zh) 显示面板及显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination