CN115497550A - 半导体存储器装置 - Google Patents

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Abstract

公开了一种半导体存储器装置。所述半导体存储器装置包括缓冲器裸片和多个存储器裸片。每个存储器裸片包括存储器单元阵列、纠错码(ECC)引擎和测试电路。存储器单元阵列包括多个存储器单元行，每个存储器单元行包括多个易失性存储器单元。测试电路在测试模式下生成测试校正子和指示测试校正子的错误状态的预期的解码状态标志，接收由ECC引擎基于测试校正子来生成的测试奇偶校验数据和指示测试奇偶校验数据的错误状态的解码状态标志，并且基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较来确定ECC引擎是否具有缺陷。

Description

半导体存储器装置
本申请要求于2021年6月17日在韩国知识产权局(KIPO)提交的第10-2021-0078606号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
示例性实施例涉及存储器，更具体地，涉及能够检测纠错码(ECC)引擎的缺陷的半导体存储器装置。
背景技术
可在大多数已知的存储器系统中用作存储装置的半导体存储器的容量和速度二者均在增大。此外，为了在较小的空间内安装具有较大容量的存储器并高效地操作存储器，正在进行各种尝试。
近来，为了增大半导体存储器的集成度，包括多个堆叠式存储器芯片的三维(3D)结构正被用来代替二维(2D)结构。基于对大集成度和大容量存储器的高需求，已经开发了这样的结构：采用存储器芯片的3D堆叠式结构来增大存储器的容量，从而通过减小半导体芯片的尺寸来增大集成度，并相应地降低其制造成本。
发明内容
一些示例性实施例提供一种能够使用测试电路检测纠错码(ECC)引擎中的缺陷的半导体存储器装置。
根据一些示例性实施例，一种半导体存储器装置包括缓冲器裸片和多个存储器裸片，所述多个存储器裸片堆叠在缓冲器裸片上并且通过多个贯穿硅过孔(TSV)连接到缓冲器裸片。缓冲器裸片与外部装置通信。所述多个存储器裸片中的每个包括存储器单元阵列、纠错码(ECC)引擎和测试电路。存储器单元阵列包括多个存储器单元行，每个存储器单元行包括连接到多条字线和多条位线的多个易失性存储器单元。ECC引擎在正常模式下以符号为单位对存储在存储器单元阵列中的数据执行里德-所罗门(RS)编码，并且对从存储器单元阵列读取的数据执行RS解码以纠正读取的数据的错误。测试电路在测试模式下：生成测试校正子和指示测试校正子的错误状态的预期的解码状态标志；接收测试奇偶校验数据和解码状态标志，测试奇偶校验数据由ECC引擎基于测试校正子生成，解码状态标志指示测试奇偶校验数据的错误状态；以及基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较来确定ECC引擎是否具有缺陷。
根据一些示例性实施例，一种半导体存储器装置包括存储器单元阵列、纠错码(ECC)引擎、测试电路和控制逻辑电路。存储器单元阵列包括多个存储器单元行，每个存储器单元行包括连接到多条字线和多条位线的多个易失性存储器单元。ECC引擎在正常模式下以符号为单位对存储在存储器单元阵列中的数据执行里德-所罗门(RS)编码，并且对从存储器单元阵列读取的数据执行RS解码以纠正读取的数据的错误。测试电路在测试模式下：生成测试校正子和指示测试校正子的错误状态的预期的解码状态标志；接收测试奇偶校验数据和解码状态标志，测试奇偶校验数据由ECC引擎基于测试校正子来生成，解码状态标志指示测试奇偶校验数据的错误状态；以及基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较来确定ECC引擎是否具有缺陷。控制逻辑电路基于来自外部装置的命令和地址来控制ECC引擎和测试电路。
根据一些示例性实施例，一种半导体存储器装置包括缓冲器裸片和多个存储器裸片，所述多个存储器裸片堆叠在缓冲器裸片上并且通过多个贯穿硅过孔(TSV)连接到缓冲器裸片。缓冲器裸片与外部装置通信。所述多个存储器裸片中的每个包括存储器单元阵列、纠错码(ECC)引擎和测试电路。存储器单元阵列包括多个存储器单元行，每个存储器单元行包括连接到多条字线和多条位线的多个易失性存储器单元。ECC引擎在正常模式下以符号为单位对存储在存储器单元阵列中的数据执行里德-所罗门(RS)编码，并且对从存储器单元阵列读取的数据执行RS解码以纠正读取的数据的错误。测试电路在测试模式下：生成测试校正子和指示测试校正子的错误状态的预期的解码状态标志；接收测试奇偶校验数据和解码状态标志，测试奇偶校验数据由ECC引擎基于测试校正子来生成，解码状态标志指示测试奇偶校验数据的错误状态；以及基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较来确定ECC引擎是否具有缺陷。测试电路针对多个错误模式顺序地生成测试校正子和预期的解码状态标志。ECC引擎基于顺序地生成的测试校正子而生成解码状态标志和测试奇偶校验数据。测试电路基于顺序地生成的测试校正子、测试奇偶校验数据和预期的解码状态标志来确定ECC引擎的缺陷。
因此，测试电路测试模式可生成测试校正子和与测试校正子的错误状态相关联的预期的解码状态标志，可接收由ECC引擎基于测试校正子生成的测试奇偶校验数据和与测试奇偶校验数据的错误状态相关联的解码状态标志，并且可针对多个错误模式基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较来确定ECC引擎是否具有缺陷。
附图说明
从下面结合附图的详细描述，将更清楚地理解说明性的、非限制性的示例性实施例。
图1是示出根据示例性实施例的存储器系统的框图。
图2是示出根据示例性实施例的存储器系统的框图。
图3是示出根据示例性实施例的图2中的存储器控制器的示例的框图。
图4是示出根据示例性实施例的数据处理系统的框图。
图5是示出根据示例性实施例的图2中的堆叠式存储器装置的示例的框图。
图6示出图5的堆叠式存储器装置中的接口电路的操作。
图7是示出根据示例性实施例的图6中的堆叠式存储器装置中的存储器裸片之一的示例的框图。
图8示出根据示例性实施例的图7的存储器裸片中的第一存储体阵列。
图9示出根据示例性实施例的图7的存储器裸片中的ECC引擎和测试电路。
图10示出存储在图9的ECC引擎中的存储器中的奇偶校验生成矩阵。
图11示出图10中的奇偶校验生成矩阵中的单位子矩阵。
图12示出图10中的奇偶校验生成矩阵中的阿尔法矩阵。
图13示出存储在图9的ECC引擎中的存储器中的奇偶校验检查矩阵。
图14示出图13中的奇偶校验检查矩阵中的零子矩阵。
图15示出根据示例性实施例的图9中的测试电路中的错误大小校正子生成器的示例。
图16示出根据示例性实施例的图9中的测试电路中的错误定位校正子生成器的示例。
图17示出根据示例性实施例的图9中的测试电路中的预期DSF生成器的示例。
图18示出根据示例性实施例的图9中的测试电路中的校正子比较器的示例。
图19示出测试电路基于奇偶校验检查矩阵生成测试错误大小校正子和测试错误定位校正子。
图20示出根据示例性实施例的测试校正子的示例。
图21示出测试错误大小校正子与对应于包括错误的符号的阿尔法矩阵的乘法的结果。
图22示出图9中的ECC引擎执行RS解码。
图23是示出根据示例性实施例的测试半导体存储器装置的方法的流程图。
图24是示出根据示例性实施例的半导体存储器装置的框图。
图25是示出根据示例性实施例的包括堆叠式存储器器装置的半导体封装件的示图。
具体实施方式
在下文中将参照附图更全面地描述示例性实施例。
图1是示出根据示例性实施例的存储器系统的框图。
参照图1，存储器系统10可包括存储器控制器20和半导体存储器装置60。存储器控制器20可包括中央处理器(CPU)21，可将命令(信号)CMD、地址(信号)ADDR提供给半导体存储器装置60，并且可与半导体存储器装置60交换主数据MD。
存储器控制器20可基于来自外部主机的请求而访问半导体存储器装置60。存储器控制器20可通过各种协议与主机通信。CPU 21可控制存储器控制器20的整体操作。
半导体存储器装置60可包括存储器单元阵列(MCA)65、控制逻辑电路67、纠错码(ECC)引擎400和测试电路500。
存储器单元阵列65可包括多个存储器单元行，多个存储器单元行中的每个包括连接到多条字线和多条位线的多个易失性存储器单元。
在正常模式的写入操作中，ECC引擎400可对主数据MD执行里德-所罗门(Reed-Solomon，RS)编码以生成奇偶校验数据，并且可将主数据MD和奇偶校验数据存储在存储器单元阵列65的目标页中。在正常模式的读取操作中，ECC引擎400可以以符号为单位对从目标页读取的主数据MD和奇偶校验数据执行RS解码，从而纠正主数据MD的错误。
通过说明书，符号是RS编码和RS解码的基本单位，并且表示包括预定的数据位的数据。例如，一个符号可包括16位的数据位。
在测试模式下，测试电路500可生成测试校正子和与测试校正子相关联的预期的解码状态标志(DSF)，可接收由ECC引擎基于测试校正子生成的测试奇偶校验数据以及与测试奇偶校验数据相关联的解码状态标志，并且可基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较来确定ECC引擎400是否具有缺陷。
控制逻辑电路67可基于来自存储器控制器20的命令CMD和地址ADDR，来控制ECC引擎400和测试电路500。
图2是示出根据示例性实施例的存储器系统的框图。
参照图2，存储器系统10a包括存储器控制器20和堆叠式存储器装置(SMD)70。堆叠式存储器装置70可被称为半导体存储器装置。关于存储器控制器20的描述与参照图1的描述相同，因此，由于冗余将省略关于存储器控制器20的描述。
堆叠式存储器装置70可包括缓冲器裸片100和堆叠在缓冲器裸片100上的多个存储器裸片200。缓冲器裸片100和存储器裸片200可彼此顺序地堆叠。堆叠在缓冲器裸片100上的存储器裸片200可通过导电装置电连接到缓冲器裸片100。导电装置可以是一个或多个贯穿硅过孔(TSV，也称为，硅通孔)120。存储器裸片200可被称为核裸片。
缓冲器裸片100可与存储器控制器20通信，并且每个存储器裸片200可以是包括多个动态存储器单元的动态随机存取存储器(DRAM)装置(诸如，双倍数据速率(DDR)同步动态随机存取存储器(SDRAM))。每个存储器裸片200可包括存储器单元阵列、ECC引擎、测试电路和控制逻辑电路。
缓冲器裸片100可包括接口电路(IFC)130。接口电路130连接到TSV120，并且可向存储器控制器20提供与来自存储器裸片200中的一个存储器裸片的测试相关联的决策信号。
图3是示出根据示例性实施例的图2中的存储器控制器的示例的框图。
参照图3，存储器控制器20可包括CPU 21、数据缓冲器23、ECC解码器30、命令缓冲器25和地址缓冲器27。在一个示例性实施例中，ECC解码器30可不包括在存储器控制器20中。
CPU 21从主机接收请求REQ和数据DTA，并将数据DTA提供给数据缓冲器23。
数据缓冲器23缓存数据DTA，以将主数据MD提供给堆叠式存储器装置70(或半导体存储装置60)。
在读取操作中，ECC解码器30从堆叠式存储器装置70接收主数据MD，对主数据MD执行ECC解码以纠正主数据MD中的至少一个错误，从而将纠正后的主数据C_MD提供给CPU 21。
命令缓冲器25在CPU 21的控制下，存储与请求REQ对应的命令CMD并将命令CMD发送到堆叠式存储器装置70。地址缓冲器27在CPU 21的控制下，存储地址ADDR并将地址ADDR发送到堆叠式存储器装置70。
图4是示出根据示例性实施例的数据处理系统的框图。
参照图4，数据处理系统(或存储器系统)10b可包括应用处理器20b和堆叠式存储器装置70。应用处理器20b可包括存储器控制模块40，并且包括在应用处理器20b中的存储器控制模块40和堆叠式存储器装置70可构成存储器系统。堆叠式存储器装置70包括缓冲器裸片100和存储器裸片200，并且存储器裸片200包括堆叠在另一存储器裸片顶部上的多个存储器裸片200a至200r。
应用处理器20b可执行主机的功能。此外，应用处理器20b可被实现为片上系统(SoC)。SoC可包括应用了具有预定标准总线规范的协议的系统总线(未示出)，并且可包括连接到系统总线的各种类型的知识产权核。
存储器控制模块40可执行图2中的存储器控制器20的功能。
在一个示例性实施例中，应用处理器20b可包括图形处理器(GPU)而不是存储器控制模块40，并且GPU可执行图2中的存储器控制器20的功能。GPU可将在图形处理期间生成的数据存储在堆叠式存储器装置70中。
图5是示出根据示例性实施例的图2中的堆叠式存储器装置的示例的框图。
在图5中，通过包括具有独立接口的多个独立通道而具有增加的带宽的高带宽存储器(HBM)形式的存储器装置被示出。
参照图5，堆叠式存储器装置70a可包括多个层。例如，堆叠式存储器装置70a可包括缓冲器裸片100和堆叠在缓冲器裸片100上的一个或多个存储器裸片200。在图5的示例中，尽管示出了设置有第一存储器裸片200a至第四存储器裸片200d，但是核裸片的数量可不同地改变，并且不限于此。
此外，每个存储器裸片200可包括一个或多个通道。在图5的示例中，单个存储器裸片包括两个通道，因此堆叠式存储器装置70a具有八个通道CH1至CH8(即，CELL_CH1至CELL_CH8)的示例被示出。
例如，第一存储器裸片200a可包括第一通道CH1和第三通道CH3，第二存储器裸片200b可包括第二通道CH2和第四通道CH4，第三存储器裸片200c可包括第五通道CH5和第七通道CH7，并且第四存储器裸片200d可包括第六通道CH6和第八通道CH8。
缓冲器裸片100可与存储器控制器(外部装置)通信，从存储器控制器接收命令、地址和数据，并将接收的命令、地址和数据提供给存储器裸片200。缓冲器裸片100可通过形成在其外表面上的导电装置(未示出)(诸如，凸块(bump)等)与存储器控制器通信。缓冲器裸片100可缓存命令、地址和数据，因此存储器控制器可通过仅驱动缓冲器裸片100的负载来与存储器裸片200连接。
此外，堆叠式存储器装置70a可包括穿过多个层的多个TSV 120。
TSV 120可被设置得对应于多个通道CH1至CH8，TSV 120可被设置为穿过第一存储器裸片200a至第四存储器裸片200d，并且第一存储器裸片200a至第四存储器裸片200d中的每个可包括连接到TSV 120的发送器/接收器。在针对每个通道独立地执行数据的输入和输出的正常操作中，可针对每个TSV 120仅启用任何一个核裸片的发送器/接收器，因此每个TSV 120可作为任何一个存储器裸片或任何通道的独立通道，独立地仅递送该一个存储器裸片或该通道的数据。
缓冲器裸片100可包括内部命令生成器(ICG)110、接口电路130、TSV区域TSVR112、物理区域PHYR 113和直接存取区域DAR 114。内部命令生成器110可基于命令CMD生成内部命令。
TSV区域112是形成有用于与存储器裸片200通信的TSV 120的区域。此外，物理区域113是包括用于与外部存储器控制器通信的多个输入与输出(IO)电路的区域，来自存储器控制器的各种类型的信号可通过物理区域113被提供给TSV区域112并且通过TSV 120被提供给存储器裸片200。
在堆叠式存储器装置70a的测试模式下，直接存取区域114可通过设置在堆叠式存储器装置70a的外表面上的导电装置与外部测试装置直接通信。从测试装置提供的各种类型的信号可通过直接存取区域114和TSV区域112被提供给存储器裸片200。
接口电路130可将地址和数据从外部装置提供给目标存储器裸片(即，存储器裸片中的一个)，并且可向外部装置提供来自目标存储器裸片的主数据。此外，接口电路130可向外部装置提供与来自目标存储器裸片的测试相关联的决策信号。
图6示出图5的堆叠式存储器装置中的接口电路的操作。
参照图5和图6，缓冲器裸片100包括内部命令生成器110和接口电路130。通过针对每个通道独立形成的命令TSV TSV_C，将来自内部命令生成器110的内部命令ICMD提供给存储器裸片200。内部命令生成器110可基于命令CMD向接口电路130提供指定多个操作模式之一的模式信号MS。
接口电路130可响应于模式信号MS在写入操作中，通过数据TSV TSV_D将主数据MD提供给相应的存储器裸片，数据TSV TSV_D针对每个通道共同形成。
接口电路130可响应于模式信号MS在读取操作中，通过数据TSV TSV_D向外部装置提供从目标存储器裸片提供的主数据MD。此外，接口电路130可在测试模式下向外部装置提供来自目标存储器裸片的决策信号DS。
存储器裸片200a至200d可分别包括命令解码器(CMDC)211a至211d和数据输入/输出缓冲器(IOB)295a至295d，命令解码器211a至211d通过对内部命令进行解码来输出内部控制信号，数据输入/输出缓冲器(IOB)295a至295d向数据TSV TSV_D提供数据/从数据TSVTSV_D接收数据。
参照存储器裸片200a至200d中的一个(例如，第一存储器裸片200a)，第一存储器裸片200a可根据命令解码器211a的解码结果执行存储器操作，例如，存储在第一存储器裸片200a内部的存储器单元区域中的多个位的数据可被读取并提供给数据IOB 295a。数据IOB 295a可并行处理多个位的数据，并且将并行处理后的数据并行地输出到多个数据TSVTSV_D。
图7是示出根据示例性实施例的图6中的堆叠式存储器装置中的存储器裸片之一的示例的框图。
在图7中，存储器裸片200a的配置被示出，并且多个存储器裸片200b至200d中的每个的配置可与存储器裸片200a的配置基本相同。
参照图7，存储器裸片200a可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、行地址复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、输入/输出(I/O)选通电路290、ECC引擎400a、测试电路500a、数据输入/输出(I/O)缓冲器295a和刷新计数器245。
存储器单元阵列300可包括第一存储体阵列至第八存储体阵列310、320、330、340、350、360、370和380。
行解码器260可包括分别连接到第一存储体阵列310至第八存储体阵列380的第一行解码器260a至第八行解码器260h，列解码器270可包括分别连接到第一存储体阵列310至第八存储体阵列380的第一列解码器270a至第八列解码器270h，并且感测放大器单元285可包括分别连接到第一存储体阵列310至第八存储体阵列380的第一感测放大器285a至第八感测放大器285h。
第一存储体阵列310至第八存储体阵列380、第一行解码器260a至第八行解码器260h、第一列解码器270a至第八列解码器270h以及第一感测放大器285a至第八感测放大器285h可形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每个可包括多条字线WL、多条位线BTL以及形成在字线WL和位线BTL的交叉点处的多个存储器单元MC。
尽管存储器裸片200a在图7中被示出为包括八个存储体，但是存储器裸片200a可包括任何数量的存储体，并且不限于此。
地址寄存器220可从存储器控制器20接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可将接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，可将接收的行地址ROW_ADDR提供给行地址复用器240，并且可将接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可响应于存储体地址BANK_ADDR而生成存储体控制信号。可响应于存储体控制信号而激活第一行解码器260a至第八行解码器260h中的与存储体地址BANK_ADDR对应的一个，并且可响应于存储体控制信号而激活第一列解码器270a至第八列解码器270h中的与存储体地址BANK_ADDR对应的一个。
行地址复用器240可从地址寄存器220接收行地址ROW_ADDR，并且可从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240可选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器240输出的行地址RA可被施加到第一行解码器260a至第八行解码器260h。
第一行解码器260a至第八行解码器260h中的激活的行解码器可对从行地址复用器240输出的行地址RA进行解码，并且可激活与行地址RA对应的字线WL。例如，激活的行解码器可生成字线驱动电压，并且可将字线驱动电压施加到与行地址RA对应的字线WL。
列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并且可临时存储接收的列地址COL_ADDR。在一个示例性实施例中，在突发模式下，列地址锁存器250可生成从接收的列地址COL_ADDR递增的列地址COL_ADDR'。列地址锁存器250可将临时存储的或生成的列地址COL_ADDR'应用于第一列解码器270a至第八列解码器270h。
第一列解码器270a至第八列解码器270h中的激活的列解码器可对从列地址锁存器250输出的列地址COL_ADDR'进行解码，并且可控制I/O选通电路290输出与列地址COL_ADDR'对应的数据。
I/O选通电路290可包括用于选通输入/输出数据的电路。I/O选通电路290还可包括用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器以及用于将数据写入到第一存储体阵列310至第八存储体阵列380的写入控制装置。
从第一存储体阵列310至第八存储体阵列380之一读取的码字CW可由连接到数据将从中被读取的一个存储体阵列的感测放大器感测，并且可被存储在读取数据锁存器中。
存储在读取数据锁存器中的码字CW可被提供给ECC引擎400a。ECC引擎400a可以以符号为单位对码字CW执行RS解码，以纠正错误，并且可通过数据I/O缓冲器295a向存储器控制器20提供纠正后的主数据C_MD。
将被存储在第一存储体阵列310至第八存储体阵列380之一中的主数据MD可从存储器控制器20被提供给数据I/O缓冲器295a。数据I/O缓冲器295a将主数据MD提供给ECC引擎400a。ECC引擎400a对主数据MD执行RS编码以生成奇偶校验数据，并向I/O选通电路290提供包括主数据MD和奇偶校验数据的码字CW。
在测试模式下，测试电路500a可生成测试校正子和指示测试校正子的错误状态的预期的解码状态标志，可将测试校正子提供给ECC引擎400a，可接收由ECC引擎400a基于测试校正子而生成的测试奇偶校验数据和指示测试奇偶校验数据的错误状态的解码状态标志，并且可基于测试校正子和测试奇偶校验数据的比较以及预期的解码状态标志和解码状态标志的比较来确定ECC引擎400a是否具有缺陷。
控制逻辑电路210可控制存储器裸片200a的操作。例如，控制逻辑电路210可生成用于存储器裸片200a执行写入操作或读取操作的控制信号。控制逻辑电路210可生成用于存储器裸片200a执行测试操作的控制信号。
控制逻辑电路210可包括对从存储器控制器20接收的命令CMD进行解码的命令解码器211a和设置存储器裸片200a的操作模式的模式寄存器212。控制逻辑电路210可生成用于控制ECC引擎400a的第一控制信号CTL1，并且可生成用于控制测试电路500a的第二控制信号CTL2。
图8示出根据示例性实施例的图7的存储器裸片中的第一存储体阵列。
参照图8，第一存储体阵列310包括多条字线WL1至WL2m(其中，m是大于二的自然数)、多条位线BTL1至BTL2n(其中，n是大于二的自然数)、以及设置在字线WL1至WL2m与位线BTL1至BTL2n之间的交叉点附近的多个存储器单元MC。在发明构思的示例性实施例中，多个存储器单元MC中的每个可包括DRAM单元结构。多个存储器单元MC连接到的多条字线WL1至WL2m可被称为第一存储体阵列310的行，并且多个存储器单元MC连接到的多条位线BTL1至BTL2n可被称为第一存储体阵列310的列。
图9示出根据示例性实施例的图7的存储器裸片中的ECC引擎和测试电路。
参照图9，ECC引擎400a可包括存储器410、校正子生成器420、第一复用器411、第二复用器413、第三复用器415和RS解码器425，测试电路500a可包括错误大小校正子生成器510、错误定位校正子生成器530、预期的解码状态标志(DSF)生成器560、缓冲器580、解码状态标志(DSF)比较器585、校正子比较器590和决策逻辑595。
测试电路500a可基于测试模式信号TM和测试时钟信号TCLK进行操作。
在测试模式下，测试电路500a可生成测试校正子T_SDR和指示测试校正子T_SDR的错误状态的预期的解码状态标志EDSF，可将测试校正子T_SDR提供给ECC引擎400a，可接收由ECC引擎400a基于测试校正子T_SDR生成的测试奇偶校验数据TPRT和指示测试奇偶校验数据TPRT的错误状态的解码状态标志DSF1，并且可基于测试校正子T_SDR和测试奇偶校验数据TPRT的比较以及预期的解码状态标志EDSF和解码状态标志DSF1的比较来确定ECC引擎400a是否具有缺陷。
在测试模式下，错误大小校正子生成器510可输出测试错误大小校正子T_SDR_M和第一选择信号SEL1，测试错误大小校正子T_SDR_M指示测试校正子中的与从多个错误模式选择的被选错误模式相关联的错误的数量，第一选择信号SEL1与被选错误模式相关联。在一个示例中，多个错误模式包括与无错误相关联的模式、指示包括在单位符号内的错误的数量小于或等于单位符号的大小且大于零的错误模式、以及超过ECC引擎的纠错能力的不可纠正的错误模式。
错误定位校正子生成器530可通过将测试错误大小校正子T_SDR_M乘以与测试校正子中的错误对应的阿尔法矩阵，来生成指示包括错误的符号的位置的测试错误定位校正子T_SDR_L。
预期的DSF生成器560可响应于第一选择信号SEL1来选择多个预期的解码状态标志中的一个预期的解码状态标志，以输出与被选错误模式对应的预期的解码状态标志EDSF。
DSF比较器585可将预期的解码状态标志EDSF与解码状态标志DSF1进行比较，以输出指示预期的解码状态标志EDSF是否与解码状态标志DSF1匹配的第一比较结果信号DCRS。
缓冲器580可接收测试错误大小校正子T_SDR_M和测试错误定位校正子T_SDR_L，并且可向ECC引擎400a提供包括测试错误大小校正子T_SDR_M和测试错误定位校正子T_SDR_L的测试校正子T_SDR。
校正子比较器590可将测试校正子T_SDR与测试奇偶校验数据TPRT进行比较，以输出指示测试校正子T_SDR是否与测试奇偶校验数据TPRT匹配的第二比较结果信号SCRS。
决策逻辑595可基于第一比较结果信号DCRS和第二比较结果信号SCRS，输出指示ECC引擎400a是否具有(硬件)缺陷的决策信号DS。
当第一比较结果信号DCRS指示预期的解码状态标志EDSF与解码状态标志DSF1不匹配时或当第二比较结果信号SCRS指示测试校正子T_SDR与测试奇偶校验数据TPRT不匹配时，决策逻辑595可使用决策信号DS指示ECC引擎400a具有缺陷。
响应于指定编码操作或解码操作的编码模式信号CM，第一复用器411可在编码操作中选择主数据MD，可在正常模式的解码操作中选择读取码字RCW，并且可在测试模式的解码操作中选择测试码字TCW。
响应于指定测试模式或正常模式的测试模式信号TM，第二复用器413可在正常模式下选择第一复用器411的输出以将选择的输出提供给校正子生成器420，并且可在测试模式下选择来自RS解码器425的解码结果数据DRD以将选择的数据提供给校正子生成器420。
存储器410可存储奇偶校验生成矩阵PGM和奇偶校验检查矩阵PCM。
校正子生成器420可在编码操作中基于奇偶校验生成矩阵PGM和第二复用器413的输出来生成奇偶校验数据，并且可在解码操作中基于奇偶校验检查矩阵PCM和第二复用器413的输出来生成校正子。
响应于测试模式信号TM，第三复用器415可在测试模式下选择测试校正子T_SDR以将测试校正子T_SDR提供给RS解码器425，并且可在正常模式下选择校正子生成器420的输出以将校正子生成器420的输出提供给RS解码器425。
RS解码器425可包括错误定位校正子生成器430、比较器435、解码状态标志(DSF)生成器440、错误位置生成器450、缓冲器455和数据纠正器460。
错误定位校正子生成器430可通过将指示测试校正子T_SDR中的错误的数量的测试错误大小校正子T_SDR_M乘以与测试校正子T_SDR中的错误对应的阿尔法矩阵，来生成指示错误的位置的比较测试错误定位校正子。
在测试模式下，比较器435可通过将测试校正子T_SDR中的指示错误的位置的测试错误定位校正子T_SDR_L与比较测试错误定位校正子进行比较，来输出比较信号CS。比较信号CS可指示测试错误定位校正子T_SDR_L与比较测试错误定位校正子是否匹配。当测试校正子T_SDR不包括错误时，测试错误定位校正子T_SDR_L与比较测试错误定位校正子匹配。当测试校正子T_SDR包括至少一个错误时，测试错误定位校正子T_SDR_L与比较测试错误定位校正子不匹配。
在测试模式下，DSF生成器440可基于测试校正子T_SDR和比较信号CS而生成指示测试校正子T_SDR的错误状态的解码状态标志DSF1，并且可将解码状态标志DSF1提供给测试电路500a中的DSF比较器585。
在测试模式下，错误位置生成器450可基于比较信号CS生成指示错误的位置的错误位置信号EPS。
缓冲器455可在测试模式下存储与零码字对应的测试码字TCW，并且可将测试码字TCW提供给数据纠正器460。
在测试模式下，数据纠正器460可通过对错误位置信号EPS和与零码字对应的测试码字TCW执行异或运算来生成解码结果数据DRD，并且可将解码结果数据DRD提供给第二复用器413。因此，在测试模式下，解码结果数据DRD可与错误位置信号EPS相同。
在测试模式下，第二复用器413可响应于测试模式信号TM，将解码结果数据DRD提供给校正子生成器420。
校正子生成器420可通过使用奇偶校验生成矩阵PGM对与错误位置信号EPS对应的解码结果数据DRD执行RS编码来生成测试奇偶校验数据TPRT，并且可将测试奇偶校验数据TPRT提供给测试电路500a中的校正子比较器590。
在正常模式的编码操作中，第一复用器411可选择读取码字RCW，并且第二复用器413可选择第一复用器411的输出。
校正子生成器420可基于奇偶校验检查矩阵PCM和读取码字RCW来生成校正子SDR，并且可将校正子SDR提供给RS解码器425。校正子SDR可包括错误大小校正子SDR_M和错误定位校正子SDR_L。
RS解码器425可基于校正子SDR以符号为单位纠正读取码字RCW的错误，以输出纠正后的码字C_CW。
在正常模式下，错误定位校正子生成器430可通过将来自第三复用器415的指示校正子SDR中的错误的数量的错误大小校正子SDR_M乘以与校正子SDR中的错误对应的阿尔法矩阵，来生成指示错误的位置的比较错误定位校正子。
在正常模式下，比较器435可通过将指示校正子SDR中的错误的位置的错误定位校正子SDR_L与比较错误定位校正子进行比较，来输出比较信号CS。比较信号CS可指示错误定位校正子SDR_L与比较错误定位校正子是否匹配。当符号包括可纠正的错误时，错误定位校正子SDR_L与比较错误定位校正子匹配，并且与不包括错误的符号相关联的错误定位校正子与比较错误定位校正子不匹配。当符号包括不可纠正的错误时，与所有符号相关联的错误定位校正子中的每个与比较错误定位校正子不匹配。
在正常模式下，DSF生成器440可基于校正子SDR和比较信号CS生成指示读取码字RCW的错误状态的解码状态标志DSF2，并且可将解码状态标志DSF2提供给控制逻辑电路210或外部装置。
在正常模式下，错误位置生成器450可基于比较信号CS生成指示读取码字RCW中的错误的位置的错误位置信号EPS。
缓冲器455可在正常模式下存储读取码字RCW，并且可将读取码字RCW提供给数据纠正器460。
在正常模式下，数据纠正器460可基于错误位置信号EPS来纠正读取码字RCW中的错误，以输出纠正后的码字C_CW。
图10示出存储在图9的ECC引擎中的存储器中的奇偶校验生成矩阵。
参照图10，奇偶校验生成矩阵PGM可包括第一奇偶校验子矩阵HS11和第二奇偶校验子矩阵HS12。
第一奇偶校验子矩阵HS11包括与一个码字中的k个(k是大于一的自然数)符号对应的多个单位子矩阵ISM。多个单位子矩阵ISM中的每个包括p×p个元素(p是大于一的自然数)。
第二奇偶校验子矩阵HS12包括与一个码字中的k个符号对应的多个阿尔法矩阵αi0、αi1、……、αi(k-2)、αi(k-1)。可基于p阶本原多项式获得阿尔法矩阵αi0。可通过阿尔法矩阵αi0的幂获得阿尔法矩阵αi1，并且可基于RS码生成阿尔法矩阵的元素。在一个示例中，多个阿尔法矩阵可彼此不同。
图11示出图10中的奇偶校验生成矩阵中的单位子矩阵。
参照图11，单位子矩阵ISM包括沿对角线方向设置的P个高水平的元素(例如，值为1的元素)。除了高水平的元素之外的其他元素中的每个为零。
图12示出图10中的奇偶校验生成矩阵中的阿尔法矩阵。
参照图12，可通过沿右手方向移位阿尔法矩阵αi(k-2)来获得阿尔法矩阵αi(k-1)。
在图11和图12中，p对应于16并且对应于一个符号中的数据位的数量。
图13示出存储在图9的ECC引擎中的存储器中的奇偶校验检查矩阵。
参照图13，奇偶校验检查矩阵PCM可包括第一奇偶校验子矩阵HS21和第二奇偶校验子矩阵HS22。
第一奇偶校验子矩阵HS21包括与一个码字中的k个符号对应的多个单位子矩阵ISM以及与错误大小校正子和错误定位校正子对应的两个单位子矩阵ISM。多个单位子矩阵ISM中的每个包括p×p个元素。
第二奇偶校验子矩阵HS22包括与一个码字中的k个符号对应的多个阿尔法矩阵αi0、αi1、……、αi(k-2)和αi(k-1)、与错误大小校正子对应的阿尔法矩阵α0(＝ISM)和与错误定位校正子对应的零子矩阵ZSM。零子矩阵ZSM包括p×p个元素。
图14示出图13中的奇偶校验检查矩阵中的零子矩阵。
参照图14，在零子矩阵ZSM中，p×p个元素中的每个为零。
图15示出根据示例性实施例的图9中的测试电路中的错误大小校正子生成器的示例。
参照图15，错误大小校正子生成器510可包括多个寄存器511、512、……、51(p+1)和51(p+2)、错误数量选择逻辑(ENSL)520、复用器523和线性反馈移位寄存器(LFSR)525。
多个寄存器511、512、……、51(p+1)和51(p+2)中的每个可存储与多个错误模式对应的多个种子SEED1、SEED2、……、SEED(p+1)和SEED(p+2)中的相应一个。种子SEED1可对应于在一个符号中不包括错误的错误模式，种子SEED2可对应于在一个符号中包括一个错误的错误模式，种子SEED(p+1)可对应于包括与一个符号的大小对应的错误的错误模式，种子SEED(p+2)可对应于包括超过ECC引擎400a的纠错能力的错误的错误模式。
在测试模式下，ENSL 520可生成用于顺序地选择多个种子SEED1、SEED2、……、SEED(p+1)和SEED(p+2)的第一选择信号SEL1，并且可将第一选择信号SEL1提供给复用器523和预期的DSF生成器560。
复用器523可选择多个种子SEED1、SEED2、……、SEED(p+1)和SEED(p+2)中的一个种子，并将选择的一个种子提供给LFSR 525，并且LFSR525可使用选择的种子作为种子来生成测试错误大小校正子T_SDR_M。
第一选择信号SEL1可具有顺序地递增或递减的值，复用器523可顺序地选择多个种子SEED1、SEED2、……、SEED(p+1)和SEED(p+2)以将选择的种子提供给LFSR 525，并且LFSR 525可顺序地输出与多个错误模式对应的测试错误大小校正子T_SDR_M。
在示例性实施例中，代替LFSR 525，桶式移位器(barrel shifter)或计数器可响应于从多个种子SEED1、SEED2、……、SEED(p+1)和SEED(p+2)之中选择的一个来输出测试错误大小校正子T_SDR_M。
图16示出根据示例性实施例的图9中的测试电路中的错误定位校正子生成器的示例。
参照图16，错误定位校正子生成器530可包括多个乘法器531、532、……、53(k-1)、53k和51(k+1)、错误位置选择逻辑(EPSL)540和复用器545。
多个乘法器531、532、……、53(k-1)、53k和51(k+1)中的每个可将测试错误大小校正子T_SDR_M乘以阿尔法矩阵αi0、αi1、……、αi(k-2)和αi(k-1)和零子矩阵ZSM中的相应一个，以向复用器545提供每个乘法的结果。此外，测试错误大小校正子T_SDR_M可被提供给复用器545。
在测试模式下，EPSL 540生成指定包括错误的符号的位置的第二选择信号SEL2，并且可将第二选择信号SEL2提供给复用器545。
复用器545可(例如，响应于第二选择信号)选择来自多个乘法器531、532、……、53(k-1)、53k和53(k+1)的每次乘法的结果以及测试错误大小校正子T_SDR_M中的一个，并且可输出选择的一个作为测试错误定位校正子T_SDR_L。
图17示出根据示例性实施例的图9中的测试电路中的预期的DSF生成器的示例。
参照图17，预期的DSF生成器560可包括多个寄存器561、562、……、56(p+2)和复用器570。
多个寄存器561、562、……、56(p+2)中的每个可存储与多个错误模式对应的多个预期的解码状态标志EDSF1、EDSF2、……、EDSF(p+1)和EDSF(p+2)中的相应一个。预期的解码状态标志EDSF1可对应于在一个符号中不包括错误的错误模式，预期的解码状态标志EDSF2可对应于在一个符号中包括一个错误的错误模式，预期的解码状态标志EDSF(p+1)可对应于包括与一个符号的大小对应的错误的错误模式，预期的解码状态标志EDSF(p+2)可对应于包括超过ECC引擎400a的纠错能力的错误的错误模式。
复用器570可(例如，响应于第一选择信号)选择多个预期的解码状态标志EDSF1、EDSF2、……、EDSF(p+1)和EDSF(p+2)中的一个，并输出选择的一个作为预期的解码状态标志EDSF。
图18示出根据示例性实施例的图9中的测试电路中的校正子比较器的示例。
参照图18，校正子比较器590可包括异或门591和比较器593。
异或门591可对测试错误大小校正子T_SDR_M和测试错误定位校正子T_SDR_L执行异或运算，并将异或运算的结果提供给比较器593。
比较器593可将异或运算的结果与测试奇偶校验数据TPRT中的测试错误大小奇偶校验数据TPRT_M进行比较，并且可将测试错误定位校正子T_SDR_L与测试奇偶校验数据TPRT中的测试错误定位TPRT_L进行比较，并且可基于比较而输出第二比较结果信号SCRS。
在示例性实施例中，校正子比较器590可包括比较器593并且可省略异或门591。比较器593可将测试错误大小校正子T_SDR_M与测试错误大小奇偶校验数据TPRT_M进行比较，并且可将测试错误定位校正子T_SDR_L与测试奇偶校验数据TPRT中的测试错误定位TPRT_L进行比较，并且可基于比较而输出第二比较结果信号SCRS。
如参照图15至图18所述，测试电路500a可针对多个错误模式顺序地生成测试校正子T_SDR和预期的解码状态标志EDSF，可将测试校正子T_SDR提供给ECC引擎400a。测试电路500a可通过将测试校正子T_SDR与由ECC引擎400a基于测试校正子T_SDR生成的测试奇偶校验数据TPRT进行比较并且通过将预期的解码状态标志EDSF与解码状态标志DSF1进行比较，来确定ECC引擎400a是否具有缺陷。
图19示出测试电路如何基于奇偶校验检查矩阵生成测试错误大小校正子和测试错误定位校正子。
参照图19，可通过图13的奇偶校验检查矩阵的第一子检查矩阵(即，第一奇偶校验子矩阵)HS21与测试码字TCW的向量表示C的转置矩阵CT的矩阵乘法，来获得测试错误大小校正子T_SDR_M。此外，可通过图13的奇偶校验检查矩阵的第二子检查矩阵(即，第二奇偶校验子矩阵)HS22与测试码字TCW的向量表示C的转置矩阵CT的矩阵乘法，来获得测试错误定位校正子T_SDR_L。
如参照图13所描述的，因为第一子检查矩阵HS21包括多个单位子矩阵ISM，并且第二子检查矩阵HS22包括阿尔法矩阵αi0、αi1、……、αi(k-2)和αi(k-1)、单位子矩阵ISM和零子矩阵ZSM，所以测试错误大小校正子T_SDR_M可基于测试码字TCW中的错误的数量而具有不同的值，并且测试错误定位校正子T_SDR_L可表示测试码字TCW中的包括错误的符号的位置。
图20示出根据示例性实施例的测试校正子的示例。
在图20中，假设输入到图9中的ECC引擎400a的测试码字TCW包括多个符号，每个符号包括16位，并且符号之一包括错误。测试码字TCW中的不包括错误的每个符号对应于“0000000000000000”，并且测试码字TCW中的包括错误的符号对应于“0000000000000001”。
参照图20，测试校正子T_SDR包括测试错误大小校正子T_SDR_M和测试错误定位校正子T_SDR_L，测试错误大小校正子T_SDR_M由与一个符号中的错误相关联的“0000000000000001”表示，并且测试错误定位校正子T_SDR_L由指示包括错误的符号的位置的“1001000100100000”表示。
图21示出测试错误大小校正子与对应于包括错误的符号的阿尔法矩阵相乘的结果。
参照图21，测试错误大小校正子T_SDR_M和对应于包括错误的符号的阿尔法矩阵αi(k-1)的转置矩阵(αi(k-1))T的乘法的结果与测试错误定位校正子T_SDR_L相同。
也就是说，注意的是，在对应于α矩阵αi(k-1)的符号中出现错误。
当对由“0000000000000001”表示的测试错误大小校正子T_SDR_M和对应于不包括错误的符号的阿尔法矩阵αi(k-2)的转置矩阵(αi(k-2))T执行乘法时，乘法的结果是与测试错误定位校正子T_SDR_L不同的‘0100100010010000’。
图22示出图9的ECC引擎执行RS解码。
参照图9和图22，在测试模式下，来自测试电路500a的测试校正子T_SDR被提供给ECC引擎400a。
在测试模式下，错误定位校正子生成器430可通过将测试校正子T_SDR中的测试错误大小校正子T_SDR_M乘以与测试校正子T_SDR中的错误对应的阿尔法矩阵，来生成比较测试错误定位校正子。在测试模式下，比较器435可通过将测试错误定位校正子T_SDR_L与比较测试错误定位校正子进行比较，来输出比较信号CS。比较信号CS可指示测试错误定位校正子T_SDR_L与比较测试错误定位校正子是否匹配。
在测试模式下，DSF生成器440可基于测试校正子T_SDR来生成指示测试校正子T_SDR的错误状态的解码状态标志DSF1。在测试模式下，错误位置生成器450可基于比较信号CS生成指示错误的位置的错误位置信号EPS。
在测试模式下，数据纠正器460可通过对错误位置信号EPS和与零码字对应的测试码字TCW执行异或运算，来生成解码结果数据DRD。因此，在测试模式下，解码结果数据DRD可与错误位置信号EPS相同。在测试模式下，与零码字对应的读取码字RCW可被称为测试码字。
在正常模式下，当符号SBLk包括错误时，数据纠正器460可通过对错误位置信号EPS和读取码字RCW执行异或运算来纠正符号SBLk中的错误，以输出纠正后的码字C_CW。数据纠正器460可纠正与一个符号中的数据位的数量相同的数量的错误。在图22中，PRT_M是包括在读取码字RCW中的错误大小奇偶校验数据，PRT_L是包括在读取码字中的错误定位奇偶校验数据。
图23是示出根据示例性实施例的测试半导体存储器装置的方法的流程图。
参照图5至图23，提供了一种测试半导体存储器装置70的方法，半导体存储器装置70包括缓冲器裸片100和堆叠在缓冲器裸片100上的多个存储器裸片200a至200d。存储器裸片200a至200d通过TSV 120电连接到缓冲器裸片100。存储器裸片200a至200d中的每个包括存储器单元阵列、控制逻辑电路、ECC引擎和测试电路。
根据该方法，在测试模式下，存储器裸片200a至200d中的至少一个存储器裸片中的测试电路500a生成测试校正子T_SDR(操作S110)。测试校正子T_SDR可对应于多个错误模式之一。测试校正子T_SDR可包括指示错误的数量的测试错误大小校正子T_SDR_M和指示包括错误的符号的位置的测试错误定位校正子T_SDR_L。
测试电路500a生成与测试校正子T_SDR对应并指示错误状态的预期的解码状态标志EDSF(操作S130)。
至少一个存储器裸片中的ECC引擎400a基于测试校正子T_SDR，生成测试奇偶校验数据TPRT和与错误状态相关联的解码状态标志DSF1(操作S150)。ECC引擎400a可将测试奇偶校验数据TPRT和解码状态标志DSF1提供给测试电路500a。
测试电路500a基于预期的解码状态标志EDSF与解码状态标志DSF1的比较以及测试校正子T_SDR与测试奇偶校验数据TPRT的比较，来确定ECC引擎400a是否具有缺陷(操作S170)。测试电路500a可通过TSV 120向缓冲器裸片100提供指示ECC引擎400a是否具有缺陷的决策信号DS，并且缓冲器裸片100可将决策信号DS发送到外部装置。在一个示例实施例中，测试电路500a(例如，测试电路500a的决策逻辑595)可通过单独的引脚将决策信号发送到外部装置。
图24是示出根据示例性实施例的半导体存储器装置的框图。
参照图24，半导体存储器装置800可包括至少一个缓冲器裸片810和堆叠在至少一个缓冲器裸片810上从而提供堆叠式芯片结构的多个存储器裸片(例如，第一裸片至第s裸片)820-1至820-s(s是大于二的整数)。
多个存储器裸片820-1至820-s堆叠在至少一个缓冲器裸片810上，并且通过多个贯穿基底过孔(或者，贯穿硅过孔(TSV，也称为，硅通孔))线传送数据。
存储器裸片820-1至820-s中的每个可包括用于存储数据和奇偶校验数据的单元核822、ECC引擎824和测试电路826。ECC引擎824和测试电路826可分别采用图9中的ECC引擎400a和测试电路500a。
因此，在正常模式下，ECC引擎824可对将被存储在单元核822中的数据执行RS编码，并且可对从单元核822读取的数据执行RS解码，以纠正读取的数据中的错误。在测试模式下，测试电路826可生成测试校正子和与测试校正子的错误状态相关联的预期的解码状态标志，可接收由ECC引擎824基于测试校正子生成的测试奇偶校验数据和与测试奇偶校验数据的错误状态相关联的解码状态标志，并且可基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较来确定ECC引擎824是否具有缺陷。
缓冲器裸片810可包括接口电路812，并且接口电路812可包括ECC引擎814。
ECC引擎814可被称为过孔ECC引擎(via ECC engine)，并且可纠正从存储器裸片820-1至820-s中的至少一个提供的传输错误。
形成在一个存储器裸片处的数据TSV线组832可包括多条TSV线L1至Ls，并且奇偶校验TSV线组834可包括多条TSV线L10至Lt。数据TSV线组832的TSV线L1至Ls和奇偶校验TSV线组834的奇偶校验TSV线L10至Lt可连接到相应地形成在存储器裸片820-1至820-s之间的微凸块MCB。
半导体存储器装置800可具有用于通过数据总线B10与主机通信的三维(3D)芯片结构或2.5D芯片结构。缓冲器裸片810可通过数据总线B10与存储器控制器连接。
图25是示出根据示例性实施例的包括堆叠式存储器装置的半导体封装件的示图。
参照图25，半导体封装件900可包括一个或多个堆叠式存储器装置910和GPU 920。
堆叠式存储器装置910和GPU 920可被安装在中介层930上，并且其上安装有堆叠式存储器装置910和GPU 920的中介层可安装在封装基底940上，封装基底940安装在焊球950上。
GPU 920可与图2中的存储器控制器20执行相同的操作，或者可包括存储器控制器20。GPU 920可将在图形处理中生成或使用的数据存储在堆叠式存储器装置910中。
堆叠式存储器装置910可以以各种形式实现，并且堆叠式存储器装置910可以是堆叠多个层的高带宽存储器(HBM)形式的存储器装置。因此，堆叠式存储器装置910可包括缓冲器裸片和多个存储器裸片。
每个存储器裸片包括存储器单元阵列、控制逻辑电路、ECC引擎和测试电路。
因此，在正常模式下，ECC引擎可对将被存储在存储器单元阵列中的数据执行RS编码，并且可对从存储器单元阵列读取的数据执行RS解码，以纠正读取的数据中的错误。
在测试模式下，测试电路可生成测试校正子和与测试校正子的错误状态相关联的预期的解码状态标志，可接收由ECC引擎基于测试校正子生成的测试奇偶校验数据和与测试奇偶校验数据的错误状态相关联的解码状态标志，并且可基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较来确定ECC引擎是否具有缺陷。
控制逻辑电路可控制ECC引擎和测试电路。
多个堆叠式存储器装置910可被安装在中介层930上，并且GPU 920可与多个堆叠式存储器装置910通信。例如，多个堆叠式存储器装置910和GPU920中的每个可包括物理区域，并且通信可通过物理区域在堆叠式存储器装置910与GPU 920之间被执行。
本发明构思的方面可应用于采用半导体存储器装置和堆叠式存储器装置的各种系统，并且ECC引擎是否具有缺陷基于各种错误模式来确定。
前述内容是示例性实施例的说明，而不应被解释为对其进行限制。尽管已经描述了一些示例性实施例，但是本领域技术人员将容易理解，在实质上不脱离本公开的新颖教导和优点的情况下，可在示例性实施例中进行许多修改。因此，所有这样的修改意在包括在如权利要求中限定的本发明的范围内。

Claims (20)

1.一种半导体存储器装置，包括：
缓冲器裸片，被配置为与外部装置通信；以及
多个存储器裸片，堆叠在缓冲器裸片上并被配置为通过多个贯穿硅过孔连接到缓冲器裸片，
其中，所述多个存储器裸片中的每个包括：
存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括连接到多条字线和多条位线的多个易失性存储器单元，
纠错码ECC引擎，在正常模式下被配置为以符号为单位对将被存储在存储器单元阵列中的数据执行里德-所罗门RS编码，并被配置为以符号为单位对从存储器单元阵列读取的数据执行RS解码以纠正读取的数据的错误，以及
测试电路，被配置为：在测试模式下，
生成测试校正子和指示测试校正子的错误状态的预期的解码状态标志，
接收测试奇偶校验数据和解码状态标志，测试奇偶校验数据由ECC引擎基于测试校正子来生成，解码状态标志指示测试奇偶校验数据的错误状态，以及
基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较来确定ECC引擎是否具有缺陷。
2.根据权利要求1所述的半导体存储器装置，其中，测试电路包括：
错误大小校正子生成器，被配置为在测试模式下输出测试错误大小校正子和与被选错误模式相关联的第一选择信号，测试错误大小校正子指示测试校正子中的与从多个错误模式选择的被选错误模式相关联的错误的数量；
错误定位校正子生成器，被配置为通过将测试错误大小校正子乘以与测试校正子中的错误对应的阿尔法矩阵，来生成指示包括错误的符号的位置的测试错误定位校正子；
预期的解码状态标志生成器，被配置为响应于第一选择信号而选择多个预期的解码状态标志中的一个，以输出与被选错误模式对应的预期的解码状态标志；
解码状态标志比较器，被配置为将预期的解码状态标志与解码状态标志进行比较，以输出指示预期的解码状态标志是否与解码状态标志匹配的第一比较结果信号；
校正子比较器，被配置为将测试校正子与测试奇偶校验数据进行比较，以输出指示测试校正子是否与测试奇偶校验数据匹配的第二比较结果信号，测试校正子包括测试错误大小校正子和测试错误定位校正子；以及
决策逻辑，被配置为基于第一比较结果信号和第二比较结果信号输出指示ECC引擎是否具有缺陷的决策信号。
3.根据权利要求2所述的半导体存储器装置，其中，决策逻辑被配置为：响应于第一比较结果信号和第二比较结果信号中的至少一个指示不匹配，确定ECC引擎具有缺陷。
4.根据权利要求2所述的半导体存储器装置，其中，决策逻辑被配置为通过所述多个贯穿硅过孔的一部分将决策信号提供给缓冲器裸片，并且缓冲器裸片被配置为将决策信号发送到外部装置。
5.根据权利要求2所述的半导体存储器装置，其中，错误大小校正子生成器包括：
多个寄存器，被配置为存储与所述多个错误模式对应的多个种子；
错误数量选择逻辑，被配置为生成用于顺序地选择所述多个种子的第一选择信号；
复用器，被配置为响应于第一选择信号而选择所述多个种子中的一个种子；以及
线性反馈移位寄存器，被配置为基于复用器的输出来生成测试错误大小校正子。
6.根据权利要求5所述的半导体存储器装置，其中，所述多个错误模式包括：与无错误相关联的模式、指示包括在单位符号内的错误的数量小于或等于单位符号的大小且大于零的错误模式以及超过ECC引擎的纠错能力的不可纠正的错误模式。
7.根据权利要求2所述的半导体存储器装置，其中，错误定位校正子生成器包括：
多个乘法器，被配置为将测试错误大小校正子分别乘以彼此不同的多个阿尔法矩阵和零子矩阵，所述多个阿尔法矩阵分别对应于多个符号；
错误位置选择逻辑，被配置为在测试模式下生成指定包括错误的符号的位置的第二选择信号；以及
复用器，被配置为响应于第二选择信号而选择所述多个乘法器的输出和测试错误大小校正子中的一者，以输出测试错误定位校正子。
8.根据权利要求2所述的半导体存储器装置，其中，预期的解码状态标志生成器包括：
多个寄存器，被配置为存储与所述多个错误模式对应的多个预期的解码状态标志；以及
复用器，被配置为响应于第一选择信号而选择所述多个预期的解码状态标志中的一个，以输出预期的解码状态标志。
9.根据权利要求2所述的半导体存储器装置，其中，校正子比较器被配置为：通过将测试错误大小校正子与测试奇偶校验数据中的错误大小奇偶校验数据进行比较并且通过将测试错误定位校正子与测试奇偶校验数据中的错误定位奇偶校验数据进行比较，来输出第二比较结果信号。
10.根据权利要求2所述的半导体存储器装置，其中，校正子比较器被配置为：通过将测试错误大小校正子和测试错误定位校正子的异或运算的结果与测试奇偶校验数据中的错误大小奇偶校验数据进行比较并且通过将测试错误定位校正子与测试奇偶校验数据中的错误定位奇偶校验数据进行比较，来输出第二比较结果信号。
11.根据权利要求1所述的半导体存储器装置，其中，ECC引擎包括：
RS解码器，被配置为在测试模式下通过对测试校正子执行RS解码来生成解码状态标志和解码结果数据；以及
校正子生成器，被配置为通过基于奇偶校验生成矩阵对解码结果数据进行RS编码来生成测试奇偶校验数据。
12.根据权利要求11所述的半导体存储器装置，其中，RS解码器包括：
错误定位校正子生成器，被配置为通过将指示测试校正子中的错误的数量的测试错误大小校正子乘以与测试校正子中的错误对应的阿尔法矩阵，来生成指示错误的位置的比较测试错误定位校正子；
比较器，被配置为通过将测试校正子中的指示错误的位置的测试错误定位校正子与比较测试错误定位校正子进行比较，来输出比较信号；
解码状态标志生成器，被配置为基于测试校正子和比较信号来生成解码状态标志；
错误位置生成器，被配置为基于比较信号生成指示错误的位置的错误位置信号；以及
数据纠正器，被配置为基于错误位置信号和测试码字来生成解码结果数据。
13.根据权利要求11所述的半导体存储器装置，其中，ECC引擎还包括：
第一复用器，被配置为基于编码模式信号输出主数据和测试码字中的一者；
存储器，被配置为存储奇偶校验生成矩阵和奇偶校验检查矩阵；
第二复用器，被配置为响应于测试模式信号而选择第一复用器的输出和解码结果数据中的一者，以将选择的所述一者提供给校正子生成器，测试模式信号指定测试模式或正常模式；以及
第三复用器，被配置为响应于测试模式信号而选择校正子生成器的输出和测试校正子中的一者，以将选择的所述一者提供给RS解码器。
14.根据权利要求13所述的半导体存储器装置，其中，第一复用器被配置为响应于编码模式信号而：
在编码操作中选择主数据；以及
在测试模式的解码操作中选择测试码字。
15.根据权利要求13所述的半导体存储器装置，其中，第二复用器被配置为响应于测试模式信号而：
在测试模式下选择解码结果数据；以及
在正常模式下选择第一复用器的输出。
16.根据权利要求13所述的半导体存储器装置，其中，第三复用器被配置为响应于测试模式信号而：
在测试模式下选择测试校正子；以及
在正常模式下选择校正子生成器的输出。
17.根据权利要求1至16中的任一项所述的半导体存储器装置，其中，半导体存储器装置对应于高带宽存储器。
18.一种半导体存储器装置，包括：
存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括连接到多条字线和多条位线的多个易失性存储器单元；
纠错码ECC引擎，在正常模式下被配置为以符号为单位对将被存储在存储器单元阵列中的数据执行里德-所罗门RS编码，并且被配置为以符号为单位对从存储器单元阵列读取的数据执行RS解码以纠正读取的数据的错误；
测试电路，被配置为：在测试模式下，
生成测试校正子和与测试校正子相关联的预期的解码状态标志，
接收测试奇偶校验数据和解码状态标志，测试奇偶校验数据由ECC引擎基于测试校正子来生成，解码状态标志与测试奇偶校验数据相关联，以及
基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较，来确定ECC引擎是否具有缺陷；以及
控制逻辑电路，被配置为基于来自外部装置的命令和地址来控制ECC引擎和测试电路。
19.根据权利要求18所述的半导体存储器装置，其中，测试电路包括：
错误大小校正子生成器，被配置为在测试模式下输出测试错误大小校正子和与被选错误模式相关联的第一选择信号，测试错误大小校正子指示测试校正子中的与从多个错误模式选择的被选错误模式相关联的错误的数量；
错误定位校正子生成器，被配置为通过将测试错误大小校正子乘以与测试校正子中的错误对应的阿尔法矩阵，来生成指示包括错误的符号的位置的测试错误定位校正子；
预期的解码状态标志生成器，被配置为响应于第一选择信号而选择多个预期的解码状态标志中的一个，以输出与被选错误模式对应的预期的解码状态标志；
解码状态标志比较器，被配置为将预期的解码状态标志与解码状态标志进行比较，以输出指示预期的解码状态标志是否与解码状态标志匹配的第一比较结果信号；
校正子比较器，被配置为将测试校正子与测试奇偶校验数据进行比较，以输出指示测试校正子是否与测试奇偶校验数据匹配的第二比较结果信号，测试校正子包括测试错误大小校正子和测试错误定位校正子；以及
决策逻辑，被配置为基于第一比较结果信号和第二比较结果信号输出指示ECC引擎是否具有缺陷的决策信号，
其中，决策逻辑被配置为通过单独的引脚将决策信号发送到外部装置。
20.一种半导体存储器装置，包括：
缓冲器裸片，被配置为与外部装置通信；以及
多个存储器裸片，堆叠在缓冲器裸片上并被配置为通过多个贯穿硅过孔连接到缓冲器裸片，
其中，所述多个存储器裸片中的每个包括：
存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括连接到多条字线和多条位线的多个易失性存储器单元，
纠错码ECC引擎，在正常模式下被配置为以符号为单位对将被存储在存储器单元阵列中的数据执行里德-所罗门RS编码，并被配置为以符号为单位对从存储器单元阵列读取的数据执行RS解码以纠正读取的数据的错误，以及
测试电路，被配置为：在测试模式下，
生成测试校正子和指示测试校正子的错误状态的预期的解码状态标志，
接收测试奇偶校验数据和解码状态标志，测试奇偶校验数据由ECC引擎基于测试校正子来生成，解码状态标志指示测试奇偶校验数据的错误状态，以及
基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较来确定ECC引擎是否具有缺陷，
其中，测试电路被配置为针对多个错误模式顺序地生成测试校正子和预期的解码状态标志，
其中，ECC引擎被配置为基于顺序地生成的测试校正子而生成解码状态标志和测试奇偶校验数据，
其中，测试电路被配置为基于顺序地生成的测试校正子、测试奇偶校验数据和预期的解码状态标志来确定ECC引擎的缺陷。
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