CN115472511A - 一种封装件及其制作方法 - Google Patents

一种封装件及其制作方法 Download PDF

Info

Publication number
CN115472511A
CN115472511A CN202211107021.4A CN202211107021A CN115472511A CN 115472511 A CN115472511 A CN 115472511A CN 202211107021 A CN202211107021 A CN 202211107021A CN 115472511 A CN115472511 A CN 115472511A
Authority
CN
China
Prior art keywords
pcb
pad
support
welding
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211107021.4A
Other languages
English (en)
Inventor
韩冬
王雄虎
何海平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sky Chip Interconnection Technology Co Ltd
Original Assignee
Sky Chip Interconnection Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sky Chip Interconnection Technology Co Ltd filed Critical Sky Chip Interconnection Technology Co Ltd
Priority to CN202211107021.4A priority Critical patent/CN115472511A/zh
Publication of CN115472511A publication Critical patent/CN115472511A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

本申请公开了一种封装件及其制作方法，其中，所述封装件的制作方法包括：提供第一PCB板和第二PCB板；在所述第一PCB板的第一表面上贴装第一器件，在所述第二PCB板的第一表面上贴装第二器件；在所述第一PCB板贴装有所述第一器件的第一表面上设置支撑件；将所述第二PCB板背离所述第二器件的第二表面放置于所述第一PCB板的第一表面的支撑件上，以使所述第一PCB板和所述第二PCB板通过所述支撑件间隔且堆叠放置；利用焊线将所述第一PCB板的第一表面与所述第二PCB板的第一表面电连接。通过上述方式，以降低集成电路成品尺寸。

Description

一种封装件及其制作方法
技术领域
本申请涉及玻璃封装技术领域，特别是涉及一种封装件及其制作方法。
背景技术
SIP(系统级封装)是指将由多个不同功能芯片组成的电路集成为一个模块形成一个封装的整体结构，综合了现有的芯核资源和半导体生产工艺的优势，实现了电子产品完整的系统或子系统功能。SIP是为整机系统小型化的需要，提高半导体功能和密度而发展起来的。
SIP作为一种全新的集成方法和封装技术，具有一系列独特的技术优势，满足了当今电子产品更轻、更小和更薄的发展需求，在微电子领域具有广阔的应用市场和发展前景。
为了改善集成电路焊接空间有限，大型封装体或多器件焊接空间不足问题，多采用新型的PCB堆叠连接方式。
发明内容
本申请主要解决的技术问题是提供一种封装件及其制作方法，以降低集成电路成品尺寸，降低封装工艺难度。
本申请提供了一种封装件的制作方法，其中，所述封装件的制作方法包括：提供第一PCB板和第二PCB板；在所述第一PCB板的第一表面上贴装第一器件，在所述第二PCB板的第一表面上贴装第二器件；在所述第一PCB板贴装有所述第一器件的的第一表面上设置支撑件；将所述第二PCB板背离所述第二器件的第二表面放置于所述第一PCB板的第一表面的支撑件上，以使所述第一PCB板和所述第二PCB板通过所述支撑件间隔且堆叠放置；利用焊线将所述第一PCB板的第一表面与所述第二PCB板的第一表面电连接。
其中，所述利用焊线将所述第一PCB板的第一表面与所述第二PCB板的第一表面电连接的步骤，包括：在所述第一PCB板的第一表面的板边预留出焊盘，以及在所述第二PCB板的第一表面的板边预留出焊盘；将所述焊线的两端分别焊接于所述第一PCB板的焊盘上和所述第二PCB板的焊盘上，以使所述第一PCB板的第一表面和所述第二PCB板的第一表面形成电连接。
其中，所述第一PCB板长于所述第二PCB板，以使所述第一PCB板的焊盘露出于所述第二PCB板的边缘。
其中所述支撑件为绝缘材质。
其中，所述支撑件至少包括两个，两个所述支撑件间隔设置于所述第一PCB板的第一表面，且两个所述支撑件的间隔距离不大于所述第二PCB板的长度。
其中，所述支撑件通过点胶工艺粘贴于所述第一PCB板的第一表面。
其中，所述利用焊线将所述第一PCB板的第一表面与所述第二PCB板的第一表面电连接的步骤之后，还包括：利用塑封料对所述第一PCB板和所述第二PCB板进行封装，以使所述塑封料覆盖于所述第一器件和所述第二器件的表面。
其中，所述第一PCB板的第一表面设置有线路焊盘，所述第一器件焊接于所述线路焊盘表面，并通过所述线路焊盘与所述焊线电连接。
其中，所述第二PCB板的第一表面设置有线路焊盘，所述第二器件焊接于所述线路焊盘表面，并通过所述线路焊盘与所述焊线电连接。
本申请还提供一种封装件，其中，所述封装件包括：第一PCB板，所述第一PCB板的第一表面设置有第一器件和支撑件；第二PCB板，所述第二PCB板的第一表面设置有第二器件，所述第二PCB板背离所述第二器件的第二表面放置于所述第一PCB板的支撑件上，与所述第一PCB板间隔且堆叠设置；其中，所述第一PCB板的第一表面与所述第二PCB板的第一表面通过焊线电连接。
本申请的有益效果是：通过在第一PCB板的第一表面上贴装第一器件，在第二PCB板的第一表面上贴装第二器件，并在第一PCB板贴装有第一器件的第一表面上设置有支撑件，从而将第二PCB板背离第二器件的第二表面放置于第一PCB板的支撑件上，以使第一PCB板和第二PCB板通过支撑件间隔且堆叠放置，然后利用焊线将第一PCB板的第一表面与第二PCB板的第一表面电连接，从而使第一PCB板的第一表面的第一器件与第二PCB板上的第一表面的第二器件形成电连接。通过将第一PCB板和第二PCB板作为载体焊接器件，然后再将第一PCB板和第二PCB板堆叠放置，再通过导线实现板间连接，从而有效地降低了集成电路成品尺寸，降低有限尺寸的封装工艺难度。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请封装件的制作方法第一实施例的流程示意图；
图2为本申请封装件的制作方法第二实施例的流程示意图；
图3为本申请封装件一实施例的结构示意图。
具体实施方式
下面结合说明书附图，对本申请实施例的方案进行详细说明。
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、接口、技术之类的具体细节，以便透彻理解本申请。
在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上文清楚地表示其他含义，“多种”一般包含至少两种，但是不排除包含至少一种的情况。
应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
应当理解，本文中使用的术语“包括”、“包含”或者其他任何变化意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
需要说明，若本申请实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的每一个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
本申请提供第一种封装件的制作方法，具体的请参阅图1，图1为本申请封装件的制作方法第一实施例的流程示意图，如图1所示，封装件的制作方法包括：
步骤S11：提供第一PCB板和第二PCB板。
在本实施例中，第一PCB板和第二PCB板均包括第一表面和第二表面，其中，第一表面为设置有线路焊盘的表面，第二表面为绝缘表面。在其实施例中，第二表面也可以为设置有线路焊盘的表面，在此不作限定。
步骤S12：在第一PCB板的第一表面上贴装第一器件，在第二PCB板的第一表面上贴装第二器件。
其中，第一PCB板的第一表面设置有线路焊盘，第一器件通过倒装焊的工艺焊接于第一PCB板的线路焊盘上。
第二PCB板的第一表面设置有线路焊盘，第二器件通过倒装焊工艺焊接于第二PCB板的线路焊盘上。
步骤S13：在第一PCB板贴装有第一器件的第一表面上设置支撑件。
具体地，在第一PCB板贴装有第一器件的表面设置支撑件。其中，支撑件的高度大于第一器件的高度。
其中，支撑件可以为绝缘材质，只用于支撑第二PCB板，使第二PCB板与第一PCB板间隔设置，同时使第一PCB板和第二PCB板绝缘设置。
其中，支撑件至少包括两个。在一具体实施例中，当支撑件为两个时，两个支撑件间隔设置于第一PCB板的第一表面上，且设置于第一器件的相对两侧，以支撑第二PCB板。两个支撑件的间距不大于第二PCB板的长度。在另一实施例中，支撑件可以为四个，四个支撑件相互间隔设置于第一PCB板的第一表面上，以支撑第二PCB板。其中，支撑件与第一器件间隔设置。
步骤S14：将第二PCB板背离第二器件的第二表面放置于第一PCB板的第一表面的支撑件上，以使第一PCB板和第二PCB板通过支撑件间隔且堆叠放置。
具体地，将第二PCB板背离第二器件的表面放置于支撑件上，以使第二PCB板的第一表面与第一PCB板的第一表面同向设置，从而使第一器件和第二器件同向设置。
其中，第二PCB板放置于第一PCB板的表面，将第二PCB板的第二表面与第一PCB板的第一表面不接触，且第二PCB板的第二表面与第一PCB板的第一表面不电连接。
步骤S15：利用焊线将第一PCB板的第一表面与第二PCB板的第一表面电连接。
为了使第一PCB板上的第一器件和第二PCB板上的第二器件形成电连接，通过焊线连接第一PCB板的第一表面和第二PCB板的第一表面，从而使第一PCB板上的第一器件和第二PCB板上的第二器件形成电连接。
其中，第一PCB板的第一表面上设置有线路焊盘，第二PCB板的第一表面设置有线路焊盘。在第一PCB板的线路焊盘上焊接第一器件，在第二PCB板的线路焊盘上焊接第二器件。
在本步骤中还包括：在第一PCB板的第一表面的板边预留出部分焊盘，以及在第二PCB板的第一表面的同侧板边预留出部分焊盘；然后将焊线的两端分别焊接于第一PCB板的焊盘上和第二PCB板的预留焊盘上，从而使第一PCB板的第一表面和第二PCB板的第一表面形成电连接，进而使第一器件和第二器件通过焊线形成电连接。
在一具体实施例中，第一PCB板长于第二PCB板，以使第一PCB板上预留出的部分焊盘露出于第二PCB板的边缘，从而避免焊线弯折过大导致断裂。在其它实施例中，第一PCB板也可以与第二PCB板一样长或比其短，在此不作限定。
在本步骤之后还包括：利用塑封料对第一PCB板和第二PCB板进行封装，得到封装件。其中，塑封料覆盖于第一PCB板表面的第一器件和第二PCB板表面的第二器件以及第一PCB板和第二PCB板之间的焊线，以使第一PCB板和第二PCB板形成整体的封装件。
在本步骤之后还包括：在第二PCB板的第一表面上露出部分线路焊盘，以与外界焊盘连接。具体包括将第二PCB板的第一表面的塑封料钻孔，以露出部分第二PCB板的第一表面的线路焊盘。在另一实施例中，还可以利用第二焊线将第二PCB板的第一表面的线路焊盘引出，以将第一器件和第二器件的功能引出。在其它实施例中，也可以在第一PCB板的第二表面制作焊盘，并与第一PCB板的第一表面的焊盘形成连接，在此不作限定。
其中，在本实施例中，第一器件和第二器件均可包括多个，在此不作数量限定。
本实施例的有益效果是：通过在第一PCB板的第一表面上贴装第一器件，在第二PCB板的第一表面上贴装第二器件，并在第一PCB板贴装有第一器件的第一表面上设置有支撑件，从而将第二PCB板背离第二器件的第二表面放置于第一PCB板的支撑件上，以使第一PCB板和第二PCB板通过支撑件间隔且堆叠放置，然后利用焊线将第一PCB板的第一表面与第二PCB板的第一表面电连接，从而使第一PCB板的第一表面的第一器件与第二PCB板上的第一表面的第二器件形成电连接。通过将第一PCB板和第二PCB板作为载体焊接器件，然后再将第一PCB板和第二PCB板堆叠放置，再通过导线实现板间连接，从而有效地降低了集成电路成品尺寸，降低有限尺寸的封装工艺难度。
本申请还提供第二种封装件的制作方法，具体请参阅图2，图2为本申请封装件的制作方法第二实施例的流程示意图。如图2所示，封装件的制作方法还包括：
步骤S21：提供第一PCB板和第二PCB板。
其中，第一PCB板的第一表面上制作有线路焊盘，第二PCB板的第一表面上也制作有线路焊盘，第一PCB板的第一表面与第二PCB板的第一表面同向设置。在本实施例中，第一表面均朝上设置。第一PCB板和第二PCB板的第二表面可以设置线路铜层，也可以设置绝缘层，在此不作限定。
在本实施例中，第一PCB板和第二PCB板均为大型板件。
步骤S22：在第一PCB板的第一表面贴装第一器件，在第二PCB板的第一表面贴装第二器件。
其中，第一器件和第二器件均可包括多个，在此不作限定。
第一器件和第二器件均通过焊接工艺分别贴装到第一PCB板上和第二PCB板上。
在一具体实施方式中，器件可以通过锡球焊接于PCB板上。在另一具体实施方式中，器件还可以通过焊线焊接到PCB板上。具体依据器件的不同类型选择不同的焊接方式，在此不作限定。
步骤S23：在第一PCB板贴装有第一器件的第一表面设置支撑件。
其中，支撑件为绝缘材质，支撑件的高度大于第一器件的高度，支撑件的长度小于第一PCB板的长度。
在一具体实施例中，支撑件至少包括两个，两个支撑件间隔设置于第一PCB板的第一表面上，且两个支撑件的间隔距离不大于第二PCB板的长度，以支撑第二PCB板的两侧。
在一具体实施例中，支撑件为正方体或长方体块状物。
步骤S24：将第二PCB板背离第二器件的第二表面放置于第一PCB板的支撑件上。
将第二PCB板的第二表面放置于第一PCB板的支撑件上，以使第二PCB板的第一表面和第一PCB板的第一表面同向设置，即使第一器件和第二器件同向设置。
在一具体实施例中，第一器件与第二PCB板的第二表面不接触。
步骤S25：利用焊线将第一PCB板的第一表面与第二PCB板的第二表面电连接。
具体包括：在第一PCB板的第一表面的板边预留出部分焊盘，以及在第二PCB板的第一表面的同侧板边预留出部分焊盘；然后将焊线的两端分别焊接于第一PCB板的焊盘上和第二PCB板的预留焊盘上，从而使第一PCB板的第一表面和第二PCB板的第一表面形成电连接，进而使第一器件和第二器件通过焊线形成电连接。
在一具体实施例中，第一PCB板长于第二PCB板，以使第一PCB板上预留出的部分焊盘露出于第二PCB板的边缘，从而避免焊线弯折过大导致断裂。
步骤S26：利用塑封料对第一PCB板和第二PCB板进行封装，得到封装体。
具体包括：使用塑封料填充第一PCB板与第二PCB板之间的缝隙，以及第二PCB板的表面，以使塑封料覆盖第一器件和第二器件。
步骤S27：利用第二焊线将第一PCB板或第二PCB板表面的焊盘引出。
从第一PCB板第一表面或第二PCB板的第一表面将焊盘引出，从而实现与外界焊盘的电路连接。通过从第一PCB板的侧边或第二PCB板的侧边引出的第二焊线实现与外界的电路连接，避免了限定封装体与外界焊盘的相对位置关系。
本实施例的有益效果是：通过将第一PCB板和第二PCB板堆叠且正向放置，避免了第二PCB板倒置导致器件脱落的风险，且通过焊线连接第一PCB板的第一表面和第二PCB板的第一表面，既保证了通过简单的焊线就可以实现第一PCB板和第二PCB板的电连接，又避免了在第一PCB板和第二PCB板的相对两侧表面上均制作复杂的线路图形，从而在降低集成电路成品尺寸的同时，还达到降低有限尺寸的封装工艺难度的目的。
本申请还提供一种封装件，具体请参阅图3，图3为本申请封装件一实施例的结构示意图。如图3所示，封装件包括第一PCB板21、第二PCB板22以及焊线23。
其中，第一PCB板21的第一表面设置有第一器件211和支撑件212。具体地，第一PCB板21的第一表面还设置有线路焊盘(图中未示)，第一器件211焊接于第一PCB板21的第一表面的线路焊盘上。其中，第一器件211包多个，多个第一器件211通过线路焊盘形成电气连接。
其中，支撑件212为绝缘材质。支撑件212通过点胶工艺粘贴于第一PCB板21的第一表面，且间隔设置于第一器件211的相对两侧。在一实施例中，支撑件212为两个，间隔设置于第一PCB板21的第一表面上。在另一实施例中，支撑件212为四个，彼此相互间隔设置于第一PCB板21的第一表面，在此不作限定。
第二PCB板22的第一表面设置有第二器件221，第二PCB板22背离第二器件221的第二表面放置于第一PCB板21的支撑件212上，从而使第二PCB板22与第一PCB板21间隔且堆叠设置。具体地，第二PCB板22的第一表面上设置有线路焊盘，第二器件221焊接于第二PCB板22的第一表面的线路焊盘上。其中，第二器件221包括多个，多个第二器件221通过线路焊盘形成电气互连。
在本实施例中，第一PCB板21和第二PCB板22通过焊线23电连接。具体地，第一PCB板21的第一表面的一侧板边预留出部分线路焊盘，第二PCB板22的第一表面的同一侧板边预留出部分线路焊盘，并使焊线23的两端分别连接第一PCB板21第一表面的线路焊盘和第二PCB板22第一表面的线路焊盘，从而使第一PCB板21的第一表面的线路焊盘和第二PCB板22的第一表面的线路焊盘电连接，使第一器件211和第二器件221通过焊线23形成电路连接。
其中，第一PCB板21和第二PCB板22的第一表面还覆盖于塑封料，以通过塑封料封装第一PCB板21和第二PCB板22的表面，从而形成一个完整的封装件。塑封料形成的塑封层覆盖于第一PCB板21的第一表面与第二PCB板22的第二表面之间，以及覆盖于第二PCB板22的第一表面。
本实施例的有益效果是：通过第一PCB板和第二PCB板作为焊接器件的载体焊接多个器件，并将第一PCB板和第二PCB板堆叠放置，从而节省了器件堆叠体积，降低有限尺寸的封装工艺难度。
以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种封装件的制作方法，其特征在于，所述封装件的制作方法包括：
提供第一PCB板和第二PCB板；
在所述第一PCB板的第一表面上贴装第一器件，在所述第二PCB板的第一表面上贴装第二器件；
在所述第一PCB板贴装有所述第一器件的第一表面上设置支撑件；
将所述第二PCB板背离所述第二器件的第二表面放置于所述第一PCB板的第一表面的支撑件上，以使所述第一PCB板和所述第二PCB板通过所述支撑件间隔且堆叠放置；
利用焊线将所述第一PCB板的第一表面与所述第二PCB板的第一表面电连接。
2.根据权利要求1所述的封装件的制作方法，其特征在于，所述利用焊线将所述第一PCB板的第一表面与所述第二PCB板的第一表面电连接的步骤，包括：
在所述第一PCB板的第一表面的板边预留出焊盘，以及在所述第二PCB板的第一表面的板边预留出焊盘；
将所述焊线的两端分别焊接于所述第一PCB板的焊盘上和所述第二PCB板的焊盘上，以使所述第一PCB板的第一表面和所述第二PCB板的第一表面形成电连接。
3.根据权利要求2所述的封装件的制作方法，其特征在于，所述第一PCB板长于所述第二PCB板，以使所述第一PCB板的焊盘露出于所述第二PCB板的边缘。
4.根据权利要求1所述的封装件的制作方法，其特征在于，所述支撑件为绝缘材质。
5.根据权利要求4所述的封装件的制作方法，其特征在于，所述支撑件至少包括两个，两个所述支撑件间隔设置于所述第一PCB板的第一表面，且两个所述支撑件的间隔距离不大于所述第二PCB板的长度。
6.根据权利要求4所述的封装件的制作方法，其特征在于，所述支撑件通过点胶工艺粘贴于所述第一PCB板的第一表面。
7.根据权利要求1所述的封装件的制作方法，其特征在于，所述利用焊线将所述第一PCB板的第一表面与所述第二PCB板的第一表面电连接的步骤之后，还包括：
利用塑封料对所述第一PCB板和所述第二PCB板进行封装，以使所述塑封料覆盖于所述第一器件和所述第二器件的表面。
8.根据权利要求1所述的封装件的制作方法，其特征在于，所述第一PCB板的第一表面设置有线路焊盘，所述第一器件焊接于所述线路焊盘的表面，并通过所述线路焊盘与所述焊线电连接。
9.根据权利要求1所述的封装件的制作方法，其特征在于，所述第二PCB板的第一表面设置有线路焊盘，所述第二器件焊接于所述线路焊盘的表面，并通过所述线路焊盘与所述焊线电连接。
10.一种封装件，其特征在于，所述封装件包括：
第一PCB板，所述第一PCB板的第一表面设置有第一器件和支撑件；
第二PCB板，所述第二PCB板的第一表面设置有第二器件，所述第二PCB板背离所述第二器件的第二表面放置于所述第一PCB板的支撑件上，与所述第一PCB板间隔且堆叠设置；
其中，所述第一PCB板的第一表面与所述第二PCB板的第一表面通过焊线电连接。
CN202211107021.4A 2022-09-07 2022-09-07 一种封装件及其制作方法 Pending CN115472511A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211107021.4A CN115472511A (zh) 2022-09-07 2022-09-07 一种封装件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211107021.4A CN115472511A (zh) 2022-09-07 2022-09-07 一种封装件及其制作方法

Publications (1)

Publication Number Publication Date
CN115472511A true CN115472511A (zh) 2022-12-13

Family

ID=84334020

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211107021.4A Pending CN115472511A (zh) 2022-09-07 2022-09-07 一种封装件及其制作方法

Country Status (1)

Country Link
CN (1) CN115472511A (zh)

Similar Documents

Publication Publication Date Title
CN100414696C (zh) 引线框及制造方法以及树脂密封型半导体器件及制造方法
US8916958B2 (en) Semiconductor package with multiple chips and substrate in metal cap
US10651146B2 (en) Chip packaging structure and manufacturing method for the same
TWI599009B (zh) 半導體晶片封裝元件，半導體模組，半導體封裝元件之製造方法及半導體模組之製造方法
JP2009506571A (ja) インターポーザー基板に接続するための中間コンタクトを有するマイクロ電子デバイスおよびそれに関連する中間コンタクトを備えたマイクロ電子デバイスをパッケージする方法
CN111564419B (zh) 芯片叠层封装结构、其制作方法和电子设备
US7042104B2 (en) Semiconductor package using flexible film and method of manufacturing the same
JPH0730059A (ja) マルチチップモジュール
JP4208490B2 (ja) 半導体電力用モジュール及びその製造方法
US8143707B2 (en) Semiconductor device
CN100468728C (zh) 多芯片半导体封装结构及封装方法
CN115472511A (zh) 一种封装件及其制作方法
CN211295099U (zh) 一种垂直式集成封装组件
CN112786567A (zh) 一种半导体功率模组及半导体功率模组的封装方法
CN114914234A (zh) 一种功率结构体和制备方法以及设备
KR20020085102A (ko) 칩 적층형 반도체 패키지
KR20080020137A (ko) 역피라미드 형상의 적층 반도체 패키지
KR100947146B1 (ko) 반도체 패키지
CN215496713U (zh) 一种被动元件与芯片堆叠的封装结构及系统
CN212182316U (zh) 一种无载体的半导体叠层封装结构
CN212676245U (zh) 叠层板及无表面镀层的立体封装结构
CN218039190U (zh) 一种双面封装产品
JPH0922959A (ja) 半導体装置及び半導体装置ユニット
KR100907730B1 (ko) 반도체 패키지 및 그 제조 방법
JPH06216492A (ja) 電子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination