CN115346943A - 半导体器件和半导体器件的加工方法 - Google Patents

Abstract

本申请公开了一种半导体器件和半导体器件的加工方法，属于电子技术领域。该半导体器件包括芯片、基板和塑封体，所述基板包括基板本体、多个连接端子和至少一个测试端子；其中，所述芯片位于所述基板本体的第一面，且与所述基板本体贴合；所述多个连接端子位于所述基板本体远离所述芯片的第二面，其中，所述第一面与所述第二面相对；所述至少一个测试端子位于所述基板本体的第一面中所述芯片所在区域之外的区域，每个测试端子分别与一个连接端子电性连接；所述塑封体至少覆盖在所述芯片上。采用本申请，能够降低对于连接端子设置在底面的半导体器件进行测试、故障分析的复杂度。

Description

半导体器件和半导体器件的加工方法

技术领域

本申请涉及电子技术领域，特别涉及一种半导体器件和半导体器件的加工方法。

背景技术

基于球状引脚栅格阵列(Ball Grid Array，BGA)封装技术进行封装的半导体器件可称为BGA器件，具有封装体尺寸小、散热快、信号传输路径短等优点，是目前常见的一种电子器件。

由于BGA器件中用于焊接印制电路板(Printed Circuit Board，PCB)的连接端子设置在BGA器件的底面，当BGA器件焊接至PCB上时，BGA器件的连接端子就会被BGA器件封盖。这样，在对BGA器件进行测试、故障分析时，就需要将BGA器件从PCB上拆离，然后通过导线将BGA器件的连接端子与PCB连接，之后才能测量到BGA器件的连接端子的电参数，如此增加了对BGA器件进行测试、故障分析的复杂度。

发明内容

本申请实施例提供了一种半导体器件和半导体器件的加工方法，能够降低对于连接端子设置在底面的半导体器件进行测试、故障分析的复杂度，所述技术方案如下：

第一方面，提供了一种半导体器件，所述半导体器件包括芯片、基板、和塑封体，所述基板包括基板本体、多个连接端子和至少一个测试端子；其中，

所述芯片位于所述基板本体的第一面，且与所述基板本体贴合；

所述多个连接端子位于所述基板本体远离所述芯片的第二面，其中，所述第一面与所述第二面相对；

所述至少一个测试端子位于所述基板本体的第一面中所述芯片所在区域之外的区域，每个测试端子分别与一个连接端子电性连接；

所述塑封体至少覆盖在所述芯片上。

可选的，所述至少一个测试端子在所述第一面的正投影与所述芯片在所述第一面的正投影具有间隔。

可选的，所述至少一个测试端子在所述第一面的边缘中点对应的第一区域内，所述第一区域是以所述边缘中点为圆心的半圆形区域，所述半圆形区域的半径小于所述边缘中点到所述芯片的最短距离。

可选的，所述至少一个测试端子在所述第一面任意一个角的顶点对应的第二区域内，所述第二区域是以所述顶点为圆心的扇形区域，所述扇形区域的半径小于所述顶点到所述芯片的最短距离。

可选的，所述塑封体覆盖在所述基板本体的第一面除所述测试端子所在的区域。

可选的，所述半导体器件还包括至少一个金属导柱，所述金属导柱一端与所述测试端子固定连接，所述金属导柱与所述第一面垂直，且所述金属导柱的高度大于或等于所述塑封体的厚度。

可选的，在所述测试端子上覆盖有易拆除材料。

可选的，所述塑封体覆盖在所述基板本体的第一面上；

所述塑封体沿垂直于所述第一面的方向远离所述基板的一面具有至少一个标记，所述至少一个标记在所述第一面上的正投影与所述至少一个测试端子在所述第一面上的正投影交叠。

可选的，所述塑封体具有至少一个缺角。

第二方面，提供了一种半导体器件的加工方法，所述方法包括：

加工基板，其中，所述基板包括基板本体、多个连接端子和至少一个测试端子，所述至少一个测试端子位于所述基板本体的第一面，所述多个连接端子位于所述基板本体的第二面，每个测试端子分别与一个连接端子电性连接，所述第一面与所述第二面相对；

将芯片装配在所述基板本体的第一面；

将塑封材料覆盖在所述基板本体上，形成塑封体。

可选的，所述加工所述基板之后，还包括：

在所述测试端子上固定连接金属导柱，所述金属导柱与所述第一面垂直；

将塑封材料覆盖在所述基板本体上，形成塑封体，包括：

将塑封材料覆盖在所述基板本体上，形成厚度小于或等于所述金属导柱的高度的塑封体。

可选的，所述形成塑封体之后，还包括：

根据所述至少一个测试端子在所述基板本体的第一面的位置，在所述塑封体沿垂直于所述第一面的方向远离所述基板的一面加工出至少一个标记，其中，所述至少一个标记在所述第一面上的正投影与所述至少一个测试端子在所述第一面上的正投影交叠。

可选的，所述在所述塑封体沿垂直于所述第一面的方向远离所述基板的一面加工出至少一个标记之后，还包括：

去除所述塑封体上所述至少一个标记与对应的测试端子之间的塑封材料，以使对应的测试端子暴露在外界。

可选的，所述形成塑封体之后，还包括：

切除所述塑封体的至少一个角。

第三方面，提供了一种存储器，所述存储器中包括如上述第一方面和第二方面所述的半导体器件。

第四方面，提供了一种电子设备，所述电子设备包括如上述第三方面所述的存储器。

本申请实施例提供的技术方案带来的有益效果是：

本申请实施例通过在半导体器件的基板本体设置与连接端子电性连接的测试端子，且测试端子所在的面与连接端子所在的面相对。当半导体器件焊接到PCB上时，基板本体上具有测试端子的一面未与PCB贴合。这样，当需要对半导体器件进行测试、故障分析时，只需要将测试端子从塑封体中暴露出来，便可以通过测试端子对半导体器件进行测试、故障分析，如此不再需要将半导体器件从PCB上拆除，降低了对半导体器件进行测试、故障分析的复杂度。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是一种传统的半导体器件和PCB的剖面示意图；

图2是本申请实施例提供的一种半导体器件器件的剖面示意图；

图3是本申请实施例提供的一种基板本体的第一面示意图；

图4是本申请实施例提供的一种基板本体的第一面示意图；

图5是本申请实施例提供的一种半导体器件器件的结构示意图；

图6是本申请实施例提供的一种半导体器件器件的结构示意图；

图7是本申请实施例提供的一种半导体器件器件的结构示意图；

图8是本申请实施例提供的一种半导体器件器件的结构示意图；

图9是本申请实施例提供的一种加工半导体器件器件的流程图。

图示说明

1、芯片；

2、基板；21、基板本体；22、连接端子；23测试端子；

3、塑封体；31、标记；32、缺口；33、缺角；

4、金属导柱。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。

图1是一种传统的半导体器件和PCB的剖面示意图。如图1所示，在半导体器件中包括芯片、基板和塑封体。其中，该芯片可以是电阻、电容、晶体管等电子元件通过半导体工艺集成在一起且可以实现特定功能的集成电路。该基板可由刚性基板材料或柔性基板材料等制成。该塑封体可以由环氧塑封料(Epoxy Molding Compound，EMC)等制成。一般情况下，芯片、基板和塑封体的形状可接近于矩形体，芯片可以位于基板的顶面，且可以位于基板顶面的中间位置。塑封体可以覆盖在基板的顶面，并将芯片完全覆盖。在基板的底面可以具有多个连接端子，该多个连接端子可以通过基板内部的导线分别与芯片中的连接端子电性连接。

继续参照图1，由于半导体器件中用于焊接PCB的连接端子设置在半导体器件中基板本体的底面，也就是需要与PCB焊接的一面，这样当半导体器件焊接至PCB上时，半导体器件的连接端子就会被半导体器件封盖。而由于对半导体器件进行测试、故障分析等工作时，需要测量半导体器件的连接端子的电性。因此在半导体器件的使用过程中，当需要对半导体器件进行测试、故障分析时，就需要将半导体器件从PCB上拆离。

而将半导体器件从PCB上拆离后再进行测试、故障分析等工作会带来如下问题：

1、半导体器件从PCB上拆离的步骤比较繁琐、复杂，且需要通过加热器具(如热风枪)将半导体器件加热到合适的温度，占用时间较长，如此增加了对半导体器件进行测试、故障分析的工作时间，降低了效率。

2、在从PCB上拆除半导体器件的过程中，可能由于操作不当，损坏了半导体器件，进而使半导体器件出现了新的故障，可能会混淆了原本半导体器件出故障的原因，进而增大了对半导体器件进行测试、故障分析的难度。

3、将半导体器件从PCB上拆离后，半导体器件失去了原有的工作环境。技术人员在对半导体器件进行测试之前，还需要还原半导体器件的工作环境。例如可以通过导线将半导体器件的连接端子与PCB上的连接端子进行电性连接。如此也增加了对半导体器件进行测试、故障分析的工作量，降低了效率。

4、在对半导体器件进行测试或故障分析后，还需要将半导体器件重新焊接在PCB上，由于焊接过程复杂，且在焊接过程中可能还会出现焊接故障，如将相邻的两个连接端子焊接在一起。如此，也会增大了对半导体器件进行测试、故障分析的难度，降低了对半导体器件进行测试、故障分析的效率。

本申请提供了一种半导体器件，在对该半导体器件进行测试、故障分析等工作时，无需将该半导体器件从PCB上拆除，能够降低对半导体器件进行测试、故障分析的难度，提高对半导体器件进行测试、故障分析的效率。其中，该半导体器件可以是任意一种对应的连接端子(如引脚)在底面(与PCB焊接的一面)的半导体器件，如可以是BGA器件。下面结合附图对本申请提供的半导体器件进行说明：

图2是本申请提供的一种半导体器件的剖面示意图，应用图2所示的半导体器件，在对该半导体器件进行测试、故障分析等工作时，不需要将该半导体器件从PCB上拆离。

参见图2，半导体器件包括芯片1、基板2、和塑封体3，基板2包括基板本体21、多个连接端子22和至少一个测试端子23；其中，芯片1位于基板本体21的第一面，且与基板本体21贴合；多个连接端子22位于基板本体21远离芯片1的第二面，其中，第一面与第二面相对；至少一个测试端子23位于基板本体21的第一面中芯片1所在区域之外的区域，每个测试端子23分别与一个连接端子22电性连接；塑封体3至少覆盖在芯片1上。

在图2所示的半导体器件中包括芯片1、基板2和塑封体3。其中，相对于传统的基板，基板2除包括基板本体21和连接端子22之外，还包括测试端子23。测试端子23与芯片1贴合在基板本体21的同一个面(第一面)上，且测试端子23的位置在第一面中芯片1所在区域之外的区域。测试端子23、芯片1贴合的基板本体21的第一面(基板本体21的顶面)，与连接端子22贴合的基板本体21上的第二面(基板本体21的底面)相对。每个测试端子23可以通过基板本体21内部的导线与一个测试端子22电性连接。其中，该测试端子23的形状、大小、材料等都可以与连接端子22一致。例如测试端子23和连接端子22均为金属材质的导电圆盘。该测试端子23所连接的连接端子22，可以是在对半导体器件进行测试、故障分析时，需要检测电性的连接端子。在一些实施例中，测试端子23可以根据半导体器件中需要检测电性的连接端子的个数设定，测试端子23的个数与半导体器件中需要检测电性的连接端子的个数相等。

另外，由于基板本体21的第一面上设置有测试端子23，因此塑封体3可以只覆盖在芯片1上，使测试端子23暴露在外界。又由于基板本体21的第一面和基板本体的第二面相对，因此当图2所示的半导体器件在焊接到PCB上时，测试端子23并不会与PCB贴合。当需要对半导体器件进行测试、故障分析时，只需要测量测试端子23的电性，便可以对半导体器件进行测试、故障分析。无需将半导体器件从PCB上进行拆离。进而减小了对半导体器件进行测试、故障分析的难度、缩短了对半导体器件进行测试、故障分析的工作时长、提高了对半导体器件进行测试、故障分析的效率。

其中，需要说明的是，在一些实施例中，塑封体3在覆盖到芯片1和基板2上时，可同样覆盖测试端子23，当需要将对半导体器件进行测试、故障分析等工作时，可以将覆盖测试端子23的部分塑封材料进行拆除，例如通过激光、等离子体刻蚀等方法去除覆盖测试端子23表面的塑封材料。或者，在塑封体3中可具有缺口，该缺口可以将测试端子23暴露在外界，当需要将对半导体器件进行测试、故障分析等工作时，可直接对测试端子23的电性进行测试。

可选的，至少一个测试端子23在第一面的正投影与芯片1在第一面的正投影具有间隔。也就是，测试端子23在基板本体21第一面的位置不再芯片与第一面贴合的区域。

图3是本申请提供的一种基板本体的第一面示意图，如图3所示，对于基板本体21第一面中贴合芯片的区域可称为功能区域，对于第一面中除功能区域之外的区域可称为非功能区域。测试端子的位置可设置在非功能区域中。进一步测试端子的位置可设置在非功能区域中远离芯片的边缘区域。这样，当需要对半导体器件进行测试、故障分析等工作时，如果塑封体覆盖了测试端子，那么只需要去除塑封体的边缘区域的塑封材料，便可以将测试端子从塑封体中暴露出来。可以在一定程度上避免在对塑封体的塑封材料进行拆除时，损坏半导体器件的内部元件。并且将测试端子的位置设置在非功能区域中的边缘区域，还可以增加对非功能区域的利用率。

可选的，至少一个测试端子23在第一面的边缘中点对应的第一区域内，第一区域是以边缘中点为圆心的半圆形区域，半圆形区域的半径小于边缘中点到芯片1的最短距离。

图4是本申请提供的一种基板本体的第一面示意图，测试端子可以设置在非功能区域且靠近基板本体21第一面边缘的区域。如图4所示，测试端子可以设置在第一面的边缘中点对应的半圆形区域内。其中，该边缘中点是指第一面上任一条边的中点，该半圆形区域对应的半径最大不超过该中点到芯片的最短距离。在一些实施例中，当测试端子为导电圆盘时，该半圆形区域半径还可以大于测试端子的直径，以使得半圆形区域内至少可以放置一个测试端子。这样，在拆除塑封体的塑封材料使测试端子暴露在外界时，只需要对塑封体边缘中点对应的塑封材料进行拆除即可。其中，在一个边缘中点对应的第一区域中，可以设置一个测试端子，也可以设置多个测试端子。

可选的，至少一个测试端子23在第一面任意一个角的顶点对应的第二区域内，第二区域是以顶点为圆心的扇形区域，扇形区域的半径小于顶点到芯片1的最短距离。

如图4所示，在本申请提供的半导体器件中，基板本体21第一面的边缘区域包括基板本体21第一面的四个角落。测试端子可以设置在基板本体21第一面的至少一个角落中，每个角落可以是以相应顶点为圆心的扇形区域，且该扇形区域的半径不超过相应顶点到芯片的最短距离。在每个角落中，可以设置一个测试端子，也可以设置多个测试端子。这样，在拆除塑封体的塑封材料，只需要对塑封体角落的塑封材料进行拆除即可。在一些实施例中，测试端子既可以在设置在基板本体21第一面的至少一个角落，也可以设置在边缘中点对应的第一区域内。且在每个区域中，可以设置一个测试端子，也可以设置多个测试端子。

可选的，塑封体3覆盖在基板本体21的第一面除测试端子23所在的区域。也就是，塑封体3不覆盖基板本体21上的测试端子23。

如图5所示，在本申请提供的半导体器件中，塑封体3中具有至少一个缺口32，该至少一个缺口32的个数可与基板本体21上连接的测试端子23的个数相等。且每个缺口32在基板本体21第一面上的正投影，与每个测试端子23在基板本体21第一面上的正投影重叠。这样，通过塑封体3上的各缺口32，可以将基板本体21第一面上的测试端子23暴露在外界。当需要对PCB上焊接的半导体器件进行测试、故障分析等工作时，可以直接使用测试工具测量各测试端子23的电性，进而完成对半导体器件进行测试、故障分析等工作。如此无需将半导体器件从PCB上进行拆离。进而减小了对半导体器件进行测试、故障分析的难度、缩短了对半导体器件进行测试、故障分析的工作时长、提高了对半导体器件进行测试、故障分析的效率。

其中，需要说明的是，塑封体3上的各缺口32，可以是在对半导体器件的加工过程中，将塑封体3覆盖在芯片1和基板2上后，根据测试端子23在基板本体21上的位置，去除覆盖在测试端子23表面的塑封材料，进而在塑封体3上形成多个用于暴露测试端子23的缺口32。该缺口32在基板本体1上正投影的形状可以是圆形、扇形、三角形等。

可选的，在测试端子23上覆盖有易拆除材料。

在一种可能的情况中，塑封体3对应的至少一个缺口32可以通过易拆除的材料填平。如该易拆除的材料可以是橡胶。这样，在半导体器件的正常使用过程中，由于缺口32处的易拆除材料可以避免测试端子23直接暴露在外界，进而能对半导体器件起到一定的保护作用。当需要对半导体器件进行测试、故障分析等工作时，可以通过工具将半导体器件表面的易拆除的材料拆除，使易拆除的材料覆盖的测试端子23暴露在外界，然后再通过测试工具对测试端子23的电性进行测量。如此，在需要对半导体器件进行测试、故障分析等工作时，无需通过激光、等离子体刻蚀等复杂的方法去除覆盖在测试端子23表面的塑封材料，进一步降低了对半导体器件进行测试、故障分析等工作的复杂度。且易拆除材料还可以指示测试端子23在基板本体21上的位置，并且可以对测试端子23起到一定的保护作用。

在另一种可能的情况中，该易拆除材料可以是与缺口32的形状、尺寸一致的橡胶塞。在需要对半导体器件进行测试、故障分析等工作时，可以通过一些工具(如镊子)将橡胶塞从缺口32中取出来，当完成对半导体器件进行测试、故障分析等工作后，可以将橡胶塞再塞至缺口32。如此，即简化了对半导体器件进行测试、故障分析的工作，又对半导体器件起到了一定的保护作用。

可选的，半导体器件还包括至少一个金属导柱4，金属导柱4一端与测试端子23固定连接，金属导柱4与第一面垂直，且金属导柱4的高度大于或等于塑封体3的厚度。

如图6所示，在本申请提供的半导体器件中，半导体器件中还可以包括至少一个金属导柱4，该金属导柱4的个数可以与测试端子23的个数相同。每个金属导柱4可以与基板本体21的第一面垂直，且每个金属导柱与一个测试端子23固定连接，如每个金属导柱4可以与测试端子23焊接。每个金属导柱4的高度，可以与塑封体3的厚度相同，或者大于塑封体3的厚度。这样金属导柱4的一端可以与测试端子23接触，另一端可以暴露在塑封体3之外。当需要对半导体器件进行测试、故障分析等工作时，可以直接通过测量工具对金属导柱4暴露在塑封体3外的一端进行测量，无需拆除塑封体3的塑封材料。如此进一步降低了对半导体器件进行测试、故障分析等工作的工作量，提高了工作效率。

其中，该金属导柱4可以由金、银、铜等导电材料制成。在加工半导体器件过程中，在将塑封材料覆盖至芯片1和基板2上形成塑封体3之前，可以先将金属导柱4焊接在测试端子23上，然后再将塑封材料覆盖至芯片1和基板2上，且控制塑封材料的厚度不超过金属导柱4的高度。这样，金属导柱4的一端便可以直接暴露在塑封体3之外。

可选的，塑封体3覆盖在基板本体21的第一面上；塑封体3沿垂直于第一面的方向远离基板2的一面具有至少一个标记31，至少一个标记31在第一面上的正投影与至少一个测试端子23在第一面上的正投影交叠。

在一些实施例中，塑封体3覆盖在芯片1以及基板本体21上，同时可以覆盖基本本体上的测试端子23。这种情况下，塑封体3的表面上可以设置至少一个标记31，以指示测试端子23在基板本体21第一面的位置。如图7所示，在本申请提供的半导体器件中，半导体器件的塑封体3表面上可以具有多个标记31。该多个标记31的个数可以与测试端子23的个数相同。该塑封体3表面上的多个标记31与基板本体21上的测试端子23在第一面正投影的位置交叠。也就是说，多个标记31分别在塑封体3表面上的相对位置，与多个测试端子23在基板本体21的第一面中的相对位置相同。因此通过标记31可以指示测试端子23所在的位置。这样，需要对半导体器件进行测试、故障分析等工作时，可以先根据塑封体3第一面上的标记31，去除标记31位置处的塑封材料，进而可以将基板本体21上的测试端子23暴露在外界，然后可以再通过测试工具对测试端子23的电性进行测量，进而实现对半导体器件进行测试、故障分析等工作。

其中，在加工半导体器件的过程中，可以根据测试端子23在基板本体21的第一面的位置，在半导体器件的塑封体3上添加标记31。例如可以通过激光在塑封体3刻蚀出标记31。

如图8所示，在本申请提供的半导体器件中，塑封体3上可以包括至少一个缺角33，其中，该缺角33的形状可以是三角形。

由于将半导体器件在焊接到PCB上时，需要对半导体器件整体进行加热，以使半导体器件底部的焊锡球融化，进而使半导体器件焊接到PCB上。但是在对半导体器件加热的过程中，可能会使塑封体3和基板本体21发生形变，如塑封体3和基板本体21向上卷边或向下卷边。在一般情况下，塑封体3产生的形变要大于基板本体21，但是塑封体3和基板本体21之间粘合在一起，因此塑封体3也会带动着基板本体21产生较大的形变，进而可能导致基板2底部的部分连接端子出现虚焊的情况。

由于塑封体3产生形变时，随着塑封材料与塑封体3中心点的越远，对应的形变量越大。在本申请可以将塑封体3的角进行切除。这样，将距离塑封体3的中心点较远的角切除后，在相同的加热温度下，可以降低塑封体3产生的形变量。进而可以在一定程度上降低半导体器件的焊锡球出现虚焊的问题。

需要说明的是，塑封体3的四个角的切除，与测试端子23在基板本体21第一面的位置无关。塑封体3切去的四个角的尺寸可以由技术人员预先设置。当测试端子23在基板本体21第一面的位置同样位于第一面的顶点对应的区域时，由于塑封体3的四个角的切除，对应的测试端子23可以暴露在外界。当需要对半导体器件进行测试、故障分析时，可以直接同测量工具对测试端子23的电性进行测量，如此不再需要将半导体器件从PCB上进行拆除。进而减小了对半导体器件进行测试、故障分析的难度、缩短了对半导体器件进行测试、故障分析的工作时长、提高了对半导体器件进行测试、故障分析的效率。

图9是一种半导体器件的加工方法的流程图，参见图9，该半导体器件为上述实施例中的半导体器件，相应的加工过程包括：

步骤901、加工基板2。

其中，基板2包括基板本体21、多个连接端子22和至少一个测试端子23，至少一个测试端子23位于基板本体21的第一面，多个连接端子22位于基板本体21的第二面，每个测试端子23分别与一个连接端子22电性连接，第一面与第二面相对。基板本体21第一面上的测试端子23的位置可以由技术人员预先设置，测试端子23和连接端子22之间可以通过基板本体21内部的导线电性连接。

步骤902、将芯片1装配在基板本体21的第一面。

在完成对基板2的加工之后，可以将芯片1贴合在基板本体21的第一面的功能区域。

步骤903、将塑封材料覆盖在基板本体21上，形成塑封体3。

将芯片1贴合在基板本体21的第一面上后，可以在将塑封材料覆盖在基板本体21上，形成塑封体3，进而可以得到完成封装的半导体器件。

可选的，在形成塑封体3后，可以根据至少一个测试端子23在基板本体21的第一面的位置，在塑封体3沿垂直于第一面的方向远离基板2的一面加工出至少一个标记31。其中，至少一个标记31在第一面上的正投影与至少一个测试端子23在第一面上的正投影交叠。

在塑封体3沿垂直于第一面的方向远离基板2的一面也就是塑封体3的顶面。由于塑封体3刚好覆盖在基板本体21上，塑封体3顶面与基板本体21的第一面平行，且形状、面积与基板本体21的第一面相同。因此，可以根据至少一个测试端子23在基板本体21的第一面的相对位置，在塑封体3顶面上加工标记31。例如通过激光在塑封体3顶面刻蚀出标记31，该标记31可以为一个特定的图案或符号，例如可以是一个圆形。如此，通过塑封体3上的标记31可以标识测试端子23在基板本体21上的位置。在使用半导体器件的过程中，当需要对半导体器件进行测试、故障分析时，只需要拆除标记31与测试端子23之间的塑封材料，对测试端子23的电性进行检测，便可完成对半导体器件进行测试、故障分析等工作。

可选的，在塑封体3沿垂直于第一面的方向远离基板2的一面加工出至少一个标记31之后，可以去除塑封体3上至少一个标记31与对应的测试端子23之间的塑封材料，以使对应的测试端子23暴露在外界。

在一些实施例中，在塑封体3的顶面加工出各个标记31后，可以根据各个标记31在塑封体3顶面的位置，去除塑封体3上至少一个标记31与对应的测试端子23之间的塑封材料，以使对应的测试端子23暴露在外界。这样，在半导体器件生产出来后，半导体器件的测试端子23可暴露在外界，在使用半导体器件的过程中，当需要对半导体器件进行测试、故障分析时，可直接测试半导体器件的测试端子23的电性，便可完成对半导体器件进行测试、故障分析等工作。

可选的，在上述步骤901加工基板2后，还可以在测试端子23上固定连接金属导柱4，其中，金属导柱4与第一面垂直。该金属导柱可以是任一种导电材料，且对应的高度可以与设定的塑封体3的厚度相同。

相应的，在上述步骤903中，可以将塑封材料覆盖在基板本体21上，形成厚度小于或等于金属导柱4的高度的塑封体3。这样，当需要对半导体器件进行测试、故障分析等工作时，可以直接通过测量工具对金属导柱4暴露在塑封体3外的一端进行测量，无需拆除塑封体3的塑封材料。如此进一步降低了对半导体器件进行测试、故障分析等工作的工作量，提高了工作效率。

可选的，在形成塑封体3之后，可以切除塑封体3的至少一个角。例如可以将塑封体3的四个角都进行切除。如此，通过降低塑封体3受热后产生的形变量，进而可以在一定程度上降低半导体器件在出现虚焊的问题。

本申请通过在半导体器件的基板本体设置与连接端子电性连接的测试端子，且测试端子所在的面与连接端子所在的面相对。当半导体器件焊接到PCB上时，基板本体上具有测试端子的一面未与PCB贴合。这样，当需要对半导体器件进行测试、故障分析时，只需要将测试端子从塑封体中暴露出来，便可以通过测试端子对半导体器件进行测试、故障分析，如此不再需要将半导体器件从PCB上拆除，降低了对半导体器件进行测试、故障分析的复杂度。

在示例性实施例中，本申请还提供了一种存储器，该存储器可以包括上述实施例中的一个或多个半导体器件。且在半导体器件中包括的芯片可以为存储芯片，例如可以是三维存储芯片。

在示例性实施例中，本申请还提供了一种电子设备，该电子设备中可以具备上述实施例中的存储器，以实现电子设备的数据存储功能。该电子设备可以是智能穿戴设备、手机、平板电脑、台式机、笔记本等。

本申请中术语“第一”“第二”等字样用于对作用和功能基本相同的相同项或相似项进行区分，应理解，“第一”、“第二”之间不具有逻辑或时序上的依赖关系，也不对数量和执行顺序进行限定。还应理解，尽管以下描述使用术语第一、第二等来描述各种元素，但这些元素不应受术语的限制。这些术语只是用于将一元素与另一元素区别分开。例如，在不脱离各种示例的范围的情况下，第一区域可以被称为第二区域，并且类似地，第二区域可以被称为第一区域。第一区域和第二区域都可以是区域，并且在某些情况下，可以是单独且不同的区域。

本申请中术语“至少一个”的含义是指一个或多个，本申请中术语“多个”的含义是指两个或两个以上。

以上描述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (16)

1.一种半导体器件，其特征在于，所述半导体器件包括芯片(1)、基板(2)、和塑封体(3)，所述基板(2)包括基板本体(21)、多个连接端子(22)和至少一个测试端子(23)；其中，

所述芯片(1)位于所述基板本体(21)的第一面，且与所述基板本体(21)贴合；

所述多个连接端子(22)位于所述基板本体(21)远离所述芯片(1)的第二面，其中，所述第一面与所述第二面相对；

所述至少一个测试端子(23)位于所述基板本体(21)的第一面中所述芯片(1)所在区域之外的区域，每个测试端子(23)分别与一个连接端子(22)电性连接；

所述塑封体(3)至少覆盖在所述芯片(1)上。

2.根据权利要求1所述的半导体器件，其特征在于，所述至少一个测试端子(23)在所述第一面的正投影与所述芯片(1)在所述第一面的正投影具有间隔。

3.根据权利要求1所述的半导体器件，其特征在于，所述至少一个测试端子(23)在所述第一面的边缘中点对应的第一区域内，所述第一区域是以所述边缘中点为圆心的半圆形区域，所述半圆形区域的半径小于所述边缘中点到所述芯片(1)的最短距离。

4.根据权利要求1所述的半导体器件，其特征在于，所述至少一个测试端子(23)在所述第一面任意一个角的顶点对应的第二区域内，所述第二区域是以所述顶点为圆心的扇形区域，所述扇形区域的半径小于所述顶点到所述芯片(1)的最短距离。

5.根据权利要求1所述的半导体器件，其特征在于，所述塑封体(3)覆盖在所述基板本体(21)的第一面除所述测试端子(23)所在的区域。

6.根据权利要求5所述的半导体器件，其特征在于，所述半导体器件还包括至少一个金属导柱(4)，所述金属导柱(4)一端与所述测试端子(23)固定连接，所述金属导柱(4)与所述第一面垂直，且所述金属导柱(4)的高度大于或等于所述塑封体(3)的厚度。

7.根据权利要求5所述的半导体器件，其特征在于，在所述测试端子(23)上覆盖有易拆除材料。

8.根据权利要求1所述的半导体器件，其特征在于，所述塑封体(3)覆盖在所述基板本体(21)的第一面上；

所述塑封体(3)沿垂直于所述第一面的方向远离所述基板(2)的一面具有至少一个标记(31)，所述至少一个标记(31)在所述第一面上的正投影与所述至少一个测试端子(23)在所述第一面上的正投影交叠。

9.根据权利要求5-8任一项所述的半导体器件，其特征在于，所述塑封体(3)具有至少一个缺角。

10.一种半导体器件的加工方法，其特征在于，所述方法包括：

加工基板(2)，其中，所述基板(2)包括基板本体(21)、多个连接端子(22)和至少一个测试端子(23)，所述至少一个测试端子(23)位于所述基板本体(21)的第一面，所述多个连接端子(22)位于所述基板本体(21)的第二面，每个测试端子(23)分别与一个连接端子(22)电性连接，所述第一面与所述第二面相对；

将芯片(1)装配在所述基板本体(21)的第一面；

将塑封材料覆盖在所述基板本体(21)上，形成塑封体(3)。

11.根据权利要求10所述的方法，其特征在于，所述加工所述基板(2)之后，还包括：

在所述测试端子(23)上固定连接金属导柱(4)，所述金属导柱(4)与所述第一面垂直；

将塑封材料覆盖在所述基板本体(21)上，形成塑封体(3)，包括：

将塑封材料覆盖在所述基板本体(21)上，形成厚度小于或等于所述金属导柱(4)的高度的塑封体(3)。

12.根据权利要求10所述的方法，其特征在于，所述形成塑封体(3)之后，还包括：

根据所述至少一个测试端子(23)在所述基板本体(21)的第一面的位置，在所述塑封体(3)沿垂直于所述第一面的方向远离所述基板(2)的一面加工出至少一个标记(31)，其中，所述至少一个标记(31)在所述第一面上的正投影与所述至少一个测试端子(23)在所述第一面上的正投影交叠。

13.根据权利要求10所述的方法，其特征在于，所述在所述塑封体(3)沿垂直于所述第一面的方向远离所述基板(2)的一面加工出至少一个标记(31)之后，还包括：

去除所述塑封体(3)上所述至少一个标记(31)与对应的测试端子(23)之间的塑封材料，以使对应的测试端子(23)暴露在外界。

14.根据权利要求10所述的方法，其特征在于，所述形成塑封体(3)之后，还包括：

切除所述塑封体(3)的至少一个角。

15.一种存储器，其特征在于，所述存储器中包括如权利要求1-14任一项所述的半导体器件。

16.一种电子设备，其特征在于，所述电子设备包括如权利要求15所述的存储器。

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