CN115274596A - 一种芯片封装体及其制程方法和电子装置 - Google Patents

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宋关强
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Abstract

本申请公开了一种芯片封装体及其制程方法和电子装置，其中，该芯片封装体包括：间隔设置的至少两个焊盘；至少一个芯片组件，芯片组件包括导电连接体和芯片；导电连接体设置在焊盘上，且背离焊盘的一侧设置有凹槽，芯片设置于凹槽中；其中，芯片的厚度大于凹槽的深度；导电层，设置在芯片上，以使至少两个芯片藉由导电层连接，或者使至少一个芯片与其他未设置芯片组件的焊盘连接。通过上述方式，本申请中的芯片封装体能够有效增强焊盘的强度，且增强了芯片与焊盘之间的结合力，并提高了芯片的对位能力，减少了芯片与盲孔之间的对位，有效提升了产品的整体良率。

Description

一种芯片封装体及其制程方法和电子装置
技术领域
本申请涉及芯片封装技术领域，尤其是涉及一种芯片封装体及其制程方法和电子装置。
背景技术
扇出板级封装技术作为先进封装的一种，目前已在分立式器件中得到大规模应用，但就目前封装方案得到的产品而言，结构可靠性及方案都存在着一定的缺陷，针对这些问题需要采用一种全新的结构来提高产品可靠性。
其中，如图1所示，图1是现有技术中芯片封装体的结构示意图。由此可知，该芯片封装体中的芯片是直接焊接在底面铜凸台上，并通过激光钻孔的方式在芯片上方及右侧焊盘上钻出盲孔，然后镀上铜形成互联。因此，不可避免的会存在一些结构上的缺陷，比如，底部焊盘强度太低，产品焊接存在焊盘与芯片脱落的风险；芯片上的盲孔对设备精度要求高，应用于小尺寸芯片存在偏位问题；芯片在焊盘上的对位也存在偏位风险，激光钻孔和芯片的相对偏移对产品良率有一定影响。
发明内容
本申请提供了一种芯片封装体及其制程方法和电子装置，以解决现有技术中的芯片封装体焊盘强度低，芯片与焊盘存在脱落风险，小尺寸芯片存在钻孔偏位问题，芯片在焊盘上的对位也存在偏位风险，以致影响产品良率的问题。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种芯片封装体，其中，该芯片封装体包括：间隔设置的至少两个焊盘；至少一个芯片组件，芯片组件包括导电连接体和芯片；导电连接体设置在焊盘上，且背离焊盘的一侧设置有凹槽，芯片设置于凹槽中；其中，芯片的厚度大于凹槽的深度；导电层，设置在芯片上，以使至少两个芯片藉由导电层连接，或者使至少一个芯片与其他未设置芯片组件的焊盘连接。
其中，芯片封装体还包括绝缘层，绝缘层包覆芯片组件和导电层。
其中，导电连接体包括相互贴合设置或一体成型的导电柱和连接体，导电柱设置在焊盘上，连接体背向导电柱的一侧设置有凹槽，用于容置芯片；其中，连接体向焊盘的投影面积大于导电柱向焊盘的投影面积。
其中，连接体为弧状结构，且靠近导电柱的弧面的弧度大于远离导电柱的弧面的弧度。
其中，同一芯片组件中的导电连接体、芯片以及设置芯片组件的焊盘的中心线重合。
其中，芯片为至少两个时，至少两个芯片远离焊盘的一侧面在同一平面上，以使设置在芯片上的导电层为一平面。
其中，导电连接体为圆柱体或方体。
为解决上述技术问题，本申请采用的又一个技术方案是：提供一种芯片封装体的制程方法，其中，该制程方法包括：提供一载体覆铜板，在载体覆铜板上设置至少一个导电连接体；在载体覆铜板和导电连接体上形成第一绝缘层，并裸露出部分导电连接体；在每一导电连接体上对应于裸露部分处开设凹槽；在每一凹槽中设置芯片；其中，芯片的厚度大于凹槽的深度；在至少两个芯片上形成导电层，以使至少两个芯片藉由导电层连接；或，在至少一个芯片和第一绝缘层中形成导电层，以使至少一个芯片与载体覆铜板上未设置导电连接体的设定位置处连接；图案化载体覆铜板，以对应于导电连接体，或导电连接体和载体覆铜板的设定位置间隔形成至少两个焊盘。
其中，在载体覆铜板上设置至少一个导电连接体，包括：在载体覆铜板上设置至少一个导电柱；在每一导电柱上设置连接体，以由导电柱和连接体构成导电连接体；其中，连接体向焊盘的投影面积大于导电柱向焊盘的投影面积。
为解决上述技术问题，本申请采用的又一个技术方案是：提供一种电子装置，其中，该电子装置包括前文任一项所述的芯片封装体。
本申请的有益效果是：区别于现有技术的情况，本申请提供的芯片封装体中的导电连接体设置在间隔设置的至少两个焊盘上，且该导电连接体背离焊盘的一侧设置有凹槽，而芯片具体设置于凹槽中，以能够通过导电连接体有效增强焊盘的强度，并增强芯片与焊盘之间的结合力，且通过将芯片设置于凹槽中，也有效避免了芯片在焊盘上的对位所存在的偏位风险；而将导电层设置在芯片上，以使至少两个芯片藉由导电层连接，或者使至少一个芯片与其他未设置芯片组件的焊盘连接，也能够减少在芯片上开设盲孔，以实现各芯片之间通过开设盲孔形成导电层，从而避免了小尺寸芯片钻孔偏位问题的出现及其对产品的整体良率的影响。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，其中：
图1是现有技术中芯片封装体的结构示意图；
图2是本申请芯片封装体第一实施例的结构示意图；
图3是图2中芯片封装体中的连接体一实施例的详细结构示意图；
图4是图2中芯片封装体中的连接体另一实施例的详细结构示意图；
图5是本申请芯片封装体第二实施例的结构示意图；
图6a是本申请芯片封装体的制程方法第一实施例的流程示意图；
图6b-图6j是图6a中S31-S36对应的一实施方式的的结构示意图；
图7是图6a中S31一实施例的流程示意图；
图8是本申请电子装置一实施例的结构示意图。
具体实施方式
为使本申请解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本申请实施例的技术方案作进一步的详细描述。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
请参阅图2和图3，其中，图2是本申请芯片封装体第一实施例的结构示意图，图3是图2中芯片封装体中的连接体一实施例的详细结构示意图。在本实施例中，芯片封装体10包括间隔设置的至少两个焊盘11、至少一个芯片组件12以及导电层13。
其中，该焊盘11具体指的是芯片封装体10用于与外部器件或外部电路等实现电连接的焊接引脚，并用于电连接于芯片封装体10内部的各功能电路层，以能够对应实现相应的通信交互及信号功能。且为方便于芯片封装体10的对外连接，至少两个焊盘11具体是间隔设置在芯片封装体10的一侧面上。
具体地，芯片组件12进一步包括导电连接体121和芯片122，其中，每一导电连接体121对应设置在一焊盘11上，且该导电连接体121背离焊盘11的一侧还设置有一凹槽12121，而芯片122进一步设置于该凹槽12121中，以能够与导电连接体121实现更紧密的结合，并进而能够通过导电连接体121与相应的焊盘11实现更有力的结合，而有效避免了焊盘11与芯片122脱落的产生。
其中，芯片122的厚度大于凹槽12121的深度，也即芯片122凸出于凹槽12121设置，以能够方便于后续在芯片122背离导电连接体121的一侧继续形成导电层13。
进一步地，导电层13设置在芯片122上，以使至少两个芯片122能够藉由该导电层13实现连接。
可理解的是，当芯片122为至少两个，且旨在实现连接的至少两个芯片122远离焊盘11的一侧面在同一平面上时，设置在芯片122上的该导电层13具体为一平面，且可通过一覆铜板进行图案化处理得到，而无需在相应的芯片122上制做盲孔，并通过沉铜、电镀等任意合理的工艺流程形成相应的导电层13，以实现至少两个芯片122之间的连接。
由此可知，相应得到的芯片封装体10也便能够有效减少在芯片122的一侧进行盲孔的制做，进而也便能够减少小尺寸芯片122所存在的钻孔偏位的问题，且通过减少相应的工艺流程，也能够有效降低相应芯片封装体10的制做成本。
而当其中的至少一个芯片122无需与其他芯片122实现连接时，为保证该芯片122背离导电连接体121的一侧也能够与外部器件或外部电路等实现电连接，该芯片122具体还可以通过导电层13与其他未设置芯片组件12的焊盘11连接。
在一实施例中，该芯片封装体10还包括绝缘层14，且该绝缘层14具体包覆芯片组件12和导电层13，以用于实现芯片组件12和导电层13的封装。
在一实施例中，导电连接体121具体包括相互贴合设置或一体成型的导电柱1211和连接体1212，且该导电柱1211设置在焊盘11上，而连接体1212背向导电柱1211的一侧设置有凹槽12121，以用于容置芯片122。其中，该连接体1212向焊盘11的投影面积大于导电柱1211向焊盘11的投影面积，也即连接体1212向焊盘11的投影完全覆盖住导电柱1211的面向连接体1212的一侧，以能够通过不规则的连接体1212的结构样式，使得导电连接体121与绝缘层14的结合能够更加牢固，以进而能够增强焊盘11与绝缘层14的结合力，提高产品的可靠性及良率。
可选地，连接体1212为弧状结构，也即部分球体，且靠近导电柱1211的弧面的弧度大于远离导电柱1211的弧面的弧度，而对应与导电柱1211共同构成一近似于蘑菇状的导电连接体121。
可选地，导电柱1211为圆柱体或方体等任一合理的柱体结构，本申请对此不做限定。
在另一实施例中，如图4所示，图4是图2中芯片封装体中的连接体另一实施例的详细结构示意图。该连接体1212还可以为三角体，且该三角体的其中一端对应形成有一凹槽12121，而对应去除了一角，且该连接体1212向焊盘11的投影面积大于导电柱1211向焊盘11的投影面积。而在其他实施例中，该连接体1212具体还可以为梯形或其他任一合理的向焊盘11的投影面积大于导电柱1211向焊盘11的投影面积的不规则的结构样式中的一种，且背离导电柱1211的一侧对应形成有一凹槽12121，本申请对此不做限定。
在一实施例中，导电连接体121为圆柱体或方体等任一合理的柱体结构，本申请对此不做限定。
在一实施例中，芯片封装体10还包括导电胶层15，该导电胶层15设置在芯片122与导电连接体121的凹槽12121底部之间，以使芯片122能够通过导电胶层15粘接于凹槽12121的底部。
可选地，该导电胶层15具体可以是锡膏或银浆等能够实现导电性连接的物质中的一种制成，本申请对此不做限定。
在一实施例中，同一芯片组件12中的导电连接体121、芯片122以及设置芯片组件12的焊盘11的中心线重合，也即三者对应位置关系构成为一“工”字形。而在其他实施例中，同一芯片组件12中的导电连接体121、芯片122以及设置芯片组件12的焊盘11的中心线还可以不重合，而对应位置关系构成为一“之”字形，本申请对此不做限定。
区别于现有技术的情况，本申请提供的芯片封装体中的导电连接体设置在间隔设置的至少两个焊盘上，且该导电连接体背离焊盘的一侧设置有凹槽，而芯片具体设置于凹槽中，以能够通过导电连接体有效增强焊盘的强度，并增强芯片与焊盘之间的结合力，且通过将芯片设置于凹槽中，也有效避免了芯片在焊盘上的对位所存在的偏位风险；而将导电层设置在芯片上，以使至少两个芯片藉由导电层连接，或者使至少一个芯片与其他未设置芯片组件的焊盘连接，也能够减少在芯片上开设盲孔，以实现各芯片之间通过开设盲孔形成导电层，从而避免了小尺寸芯片钻孔偏位问题的出现及其对产品的整体良率的影响。
请参阅图5，图5是本申请芯片封装体第二实施例的结构示意图。本实施例与图2中本申请提供的芯片封装体第一实施例的区别在于，当芯片封装体20中的至少一个芯片222无需与其他芯片222实现连接时，为保证该芯片222背离导电连接体221的一侧也能够与外部器件或外部电路等实现电连接，该芯片222具体还可以通过导电层23与其他未设置芯片组件22的焊盘21连接。
可理解的是，为使至少一个芯片222与其他未设置芯片组件22的焊盘21实现连接，具体是对应于该焊盘21形成一盲孔(图未标示)，以进而能够在芯片222背离导电连接体221的一侧面上，以及该盲孔的孔壁和底部形成一导电层23，而使至少一个芯片222连接至其他未设置芯片组件22的焊盘21。而在其他实施例中，还可以对应于芯片222背离导电连接体221的一侧面上及待与之实现连接的焊盘21上分别在绝缘层24中形成两盲孔，以进而能够在两盲孔的孔壁及底部形成一导电层23，使至少一个芯片222连接至其他未设置芯片组件22的焊盘21，本申请对此不做限定。
其中，导电柱2211、连接体2212以及导电胶层25分别同于导电柱1211、连接体1212以及导电胶层15，具体请参阅图2和图3及相关文字内容，在此不再赘述。
在另一方面，本申请还提供了一种芯片封装体的制程方法，请参阅图6a-图6j，其中，图6a是本申请芯片封装体的制程方法第一实施例的流程示意图，图6b-图6j是图6a中S31-S36对应的一实施方式的结构示意图。本实施例包括如下步骤：
S31：提供一载体覆铜板，在载体覆铜板上设置至少一个导电连接体。
具体地，如图6b所示，在提供了一载体覆铜板41后，在该载体覆铜板41上进一步设置至少一个导电连接体42，比如，在一实施例中，在一超薄可剥离载体上电镀铜柱，以进而基于该铜柱制做出一蘑菇状的导电连接体42。
为方便说明，在本实施例中，以导电连接体42的数量为2个进行陈述，可理解的是，在其他实施例中，该导电连接体42的数量还可以是1个、3个或5个等任一合理的数量，本申请对此不做限定。
可选地，该导电连接体42具体还可以为圆柱体或方体等任一合理的柱体结构，本申请对此不做限定。
S32：在载体覆铜板和导电连接体上形成第一绝缘层，并裸露出部分导电连接体。
进一步地，如图6c和图6d所示，在载体覆铜板41和导电连接体42上形成第一绝缘层43，以完全包覆导电连接体42，并进而对该第一绝缘层43背离载体覆铜板41的一侧进行打磨，直至裸露出部分导电连接体42。而在其他实施例中，还可以直接在载体覆铜板41和导电连接体42上形成一裸露出部分导电连接体42的第一绝缘层43，本申请对此不做限定。
S33：在每一导电连接体上对应于裸露部分处开设凹槽。
具体地，如图6e所示，在其中的每一导电连接体42上对应于其裸露的部分处开设一凹槽4221，比如，通过蚀刻工艺对应在该导电连接体42上制做得到一凹槽4221。
S34：在每一凹槽中设置芯片。
进一步地，如图6f所示，在每一凹槽4221中对应设置一芯片44，比如，通过一导电胶或锡膏、银浆等可以实现导电性连接的物质将芯片44贴设于凹槽4221中。
其中，该芯片44的厚度大于凹槽4221的深度。
在一实施例中，芯片44具体是通过一导电胶层45粘接于凹槽4221底部，且该导电胶层45具体可以是锡膏或银浆等能够实现导电性连接的物质中的一种制成，本申请对此不做限定。
S35：在至少两个芯片上形成导电层，以使至少两个芯片藉由导电层连接。
可理解的是，如图6g和图6h所示，当芯片44为至少两个，且旨在实现连接的至少两个芯片44远离焊盘411的一侧面在同一平面上时，还可以直接在至少两个芯片44上形成对应为一平面的导电层47，以使至少两个芯片44藉由该导电层47连接。
具体地，在一实施例中，在完成将每一芯片44设置于相应的凹槽4221中后，进一步在第一绝缘层43上形成第二绝缘层46，以通过该第二绝缘层46和第一绝缘层43包覆每一芯片44，并进而对每一芯片44进行表面树脂去除，比如，使用激光烧蚀，化学药水腐蚀等方式将每一芯片44上方的绝缘树脂去除，以裸露出每一芯片44背离导电连接体42的一侧。
进一步地，在芯片44及第二绝缘层46上设置一覆铜板(图未示出)，并根据实际需要对该覆铜板进行图案化处理，以得到相应的导电层47。
又进一步地，如图6i所示，在第二绝缘层46和导电层47上形成第三绝缘层48，以通过第二绝缘层46和第三绝缘层48包覆导电层47，而对导电层47进行防护。
由此可知，相应得到的芯片封装体有效减少了在芯片44的一侧进行盲孔制做以及通过沉铜、电镀工艺形成相应导电层47的工艺流程，也便有效避免了小尺寸芯片44所存在的钻孔偏位的问题，且通过减少相应的工艺流程，也进而降低了相应芯片封装体的制做成本。
在另一实施例中，在完成将每一芯片44设置于相应的凹槽4221中后，还可以直接在旨在实现连接的至少两个芯片44上形成导电层47，并进而形成第三绝缘层48，以与第二绝缘层46相互配合包覆每一芯片44和导电层47。
可选地，第一绝缘层43、第二绝缘层46以及第三绝缘层48的制成材料可以相同，比如，均是树脂材料或其他任一合理的绝缘塑封材料中的一种，也可以不同，本申请对此不做限定。
S36：图案化载体覆铜板，以对应于导电连接体间隔形成至少两个焊盘。
具体地，在形成导电层47，以使至少两个芯片44藉由导电层47实现连接后，对载体覆铜板41进行图案化处理，比如，对载体覆铜板41进行预设的阻焊、蚀刻处理等任意合理的工艺流程，以对应于导电连接体42间隔形成至少两个焊盘411。
进一步地，在一实施例中，当其中的至少一个芯片44无需与其他芯片44实现连接时，在上述S35中，还包括：对应于该芯片44及载体覆铜板41上待形成焊盘411的位置处，在第一绝缘层43和第二绝缘层46中形成两盲孔，以进而在盲孔的孔壁及底部形成一导电层47，以实现至少一个芯片44与其他未设置导电连接体42的载体覆铜板41上待形成焊盘411的位置处之间的连接。
请参阅图7，图7是图6a中S11一实施例的流程示意图。在一实施例中，上述S31具体还可以包括如下步骤：
S311：在载体覆铜板上设置至少一个导电柱。
具体地，如图6b所示，在载体覆铜板41的预设位置处设置至少一个导电柱421，比如，在超薄可剥离载体上电镀一铜柱。
可选地，该导电柱421为圆柱体或方体等任一合理的柱体结构，本申请对此不做限定。
S312：在每一导电柱上设置连接体，以由导电柱和连接体构成导电连接体。
进一步地，如图6b所示，在每一导电柱421上对应设置一连接体422，以由导电柱421和连接体422对应成型为导电连接体42。其中，连接体422向焊盘411的投影面积大于导电柱421向焊盘411的投影面积。
可选地，连接体422为弧状结构，也即部分球体，且靠近导电柱421的弧面的弧度大于远离导电柱421的弧面的弧度，而对应与导电柱421共同构成一近似于一蘑菇状的导电连接体42。
可选地，该连接体422还可以为三角体，且该三角体的其中一端对应形成有一凹槽4221，而对应去除了一角，且该连接体422向焊盘411的投影面积大于焊盘411的面积。而在其他实施例中，该连接体422具体还可以为梯形或其他任一合理的向焊盘411的投影面积大于导电柱421向焊盘411的投影面积的不规则的结构样式中的一种，且背离导电柱421的一侧对应形成有一凹槽4221，本申请对此不做限定。
在另一方面，本申请还提供了一种电子装置，请参阅图8，图8是本申请电子装置一实施例的结构示意图。其中，该电子装置51包括芯片封装体511。需要说明的是，本实施例所阐述的芯片封装体511为上述实施例中任一项所阐述的芯片封装体10或芯片封装体20，在此就不再赘述。
区别于现有技术的情况，本申请提供的芯片封装体中的导电连接体设置在间隔设置的至少两个焊盘上，且该导电连接体背离焊盘的一侧设置有凹槽，而芯片具体设置于凹槽中，以能够通过导电连接体有效增强焊盘的强度，并增强芯片与焊盘之间的结合力，且通过将芯片设置于凹槽中，也有效避免了芯片在焊盘上的对位所存在的偏位风险；而将导电层设置在芯片上，以使至少两个芯片藉由导电层连接，或者使至少一个芯片与其他未设置芯片组件的焊盘连接，也能够减少在芯片上开设盲孔，以实现各芯片之间通过开设盲孔形成导电层，从而避免了小尺寸芯片钻孔偏位问题的出现及其对产品的整体良率的影响。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种芯片封装体，其特征在于，所述芯片封装体包括：
间隔设置的至少两个焊盘；
至少一个芯片组件，所述芯片组件包括导电连接体和芯片；所述导电连接体设置在所述焊盘上，且背离所述焊盘的一侧设置有凹槽，所述芯片设置于所述凹槽中；其中，所述芯片的厚度大于所述凹槽的深度；
导电层，设置在所述芯片上，以使至少两个所述芯片藉由所述导电层连接，或者使至少一个所述芯片与其他未设置所述芯片组件的焊盘连接。
2.根据权利要求1所述的芯片封装体，其特征在于，所述芯片封装体还包括绝缘层，所述绝缘层包覆所述芯片组件和所述导电层。
3.根据权利要求2所述的芯片封装体，其特征在于，所述导电连接体包括相互贴合设置或一体成型的导电柱和连接体，所述导电柱设置在所述焊盘上，所述连接体背向所述导电柱的一侧设置有所述凹槽，用于容置所述芯片；
其中，所述连接体向所述焊盘的投影面积大于所述导电柱向所述焊盘的投影面积。
4.根据权利要求3所述的芯片封装体，其特征在于，
所述连接体为弧状结构，且靠近所述导电柱的弧面的弧度大于远离所述导电柱的弧面的弧度。
5.根据权利要求1-3中任一项所述的芯片封装体，其特征在于，同一所述芯片组件中的所述导电连接体、所述芯片以及设置所述芯片组件的焊盘的中心线重合。
6.根据权利要求1-3中任一项所述的芯片封装体，其特征在于，所述芯片为至少两个时，至少两个所述芯片远离所述焊盘的一侧面在同一平面上，以使设置在所述芯片上的所述导电层为一平面。
7.根据权利要求1-3中任一项所述的芯片封装体，其特征在于，
所述导电连接体为圆柱体或方体。
8.一种芯片封装体的制程方法，其特征在于，所述制程方法包括：
提供一载体覆铜板，在所述载体覆铜板上设置至少一个导电连接体；
在所述载体覆铜板和所述导电连接体上形成第一绝缘层，并裸露出部分所述导电连接体；
在每一所述导电连接体上对应于裸露部分处开设凹槽；
在每一所述凹槽中设置芯片；其中，所述芯片的厚度大于所述凹槽的深度；
在至少两个所述芯片上形成导电层，以使至少两个所述芯片藉由所述导电层连接；或，在至少一个所述芯片和所述第一绝缘层中形成所述导电层，以使至少一个所述芯片与所述载体覆铜板上未设置所述导电连接体的设定位置处连接；
图案化所述载体覆铜板，以对应于所述导电连接体，或所述导电连接体和所述载体覆铜板的设定位置间隔形成至少两个焊盘。
9.根据权利要求8所述的制程方法，其特征在于，所述在所述载体覆铜板上设置至少一个导电连接体，包括：
在所述载体覆铜板上设置至少一个导电柱；
在每一所述导电柱上设置连接体，以由所述导电柱和所述连接体构成所述导电连接体；其中，所述连接体向所述焊盘的投影面积大于所述导电柱向所述焊盘的投影面积。
10.一种电子装置，所述电子装置包括如权利要求1-7中任一项所述的芯片封装体。
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