CN115268222A - 方法、ic裸片以及半导体装置 - Google Patents

方法、ic裸片以及半导体装置 Download PDF

Info

Publication number
CN115268222A
CN115268222A CN202210794653.6A CN202210794653A CN115268222A CN 115268222 A CN115268222 A CN 115268222A CN 202210794653 A CN202210794653 A CN 202210794653A CN 115268222 A CN115268222 A CN 115268222A
Authority
CN
China
Prior art keywords
die
features
mask
semiconductor substrate
lithographic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202210794653.6A
Other languages
English (en)
Other versions
CN115268222B (zh
Inventor
苏海尔·加拉希
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Qipule Chip Technology Co ltd
Original Assignee
Shenzhen Qipule Chip Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Qipule Chip Technology Co ltd filed Critical Shenzhen Qipule Chip Technology Co ltd
Priority to CN202210794653.6A priority Critical patent/CN115268222B/zh
Publication of CN115268222A publication Critical patent/CN115268222A/zh
Application granted granted Critical
Publication of CN115268222B publication Critical patent/CN115268222B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
    • G03F7/203—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure comprising an imagewise exposure to electromagnetic radiation or corpuscular radiation
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70475—Stitching, i.e. connecting image fields to produce a device field, the field occupied by a device such as a memory chip, processor chip, CCD, flat panel display
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/039—Macromolecular compounds which are photodegradable, e.g. positive electron resists

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明公开了方法、IC裸片以及半导体装置。该方法用于通过利用多个分离制造掩模的组来实现多个类似设计的创建的方法，其可有利地显著减少设计时间及成本。

Description

方法、IC裸片以及半导体装置
技术领域
本发明涉及微电子领域，具体地，涉及方法、IC裸片以及半导体装置。
背景技术
集成电路(IC)设计及制造工艺可能非常漫长且艰巨。现代IC设计及制造工艺可能是高度定制的，且从设计概念到工作芯片所需的时间可能是数月或甚至数年。可使用许多技术以便减少生产工作芯片的时间，其中一些技术可能并入设计重用。
一些技术可能涉及使用硅前方法来减少设计时间。这些方法可在架构级及电路设计级部署，这可能最终导致为任何单个芯片创建一组定制的掩模，即使它们可能只是先前设计的衍生物。
发明内容
在本发明的一个方面，本发明提出了一种方法，该方法包括：基于第一光刻曝光从半导体衬底的裸片区域的第一部分中的材料层形成第一组装置特征；及基于所述第一光刻曝光之后的第二光刻曝光而从所述半导体衬底的所述裸片区域的第二部分中的所述材料层形成第二组装置特征；其中所述裸片区域的所述第一部分与所述裸片区域的所述第二部分不重叠。所述方法可利用多个分离制造掩模的组，来实现多个类似设计的创建，其可有利地显著减少设计时间及成本。
根据本公开的实施例，所述第一组装置特征使用第一光刻掩模形成，且其中所述第二组装置特征使用第二光刻掩模形成。根据本公开的实施例，所述第一组装置特征及所述第二组装置特征中的至少一者使用正性光致抗蚀剂形成。根据本公开的实施例，所述材料层包括金属层。根据本公开的实施例，所述材料层包括再分配层。根据本公开的实施例，在所述第一组装置特征及所述第二组装置特征中的至少一者下方的所述半导体衬底的一部分包括模拟信令区域。根据本公开的实施例，所述半导体衬底包括硅晶片。根据本公开的实施例，所述裸片区域包括用于可编程半导体中介层的特征。根据本公开的实施例，所述方法包括：在所述裸片区域的所述第一部分中安装第一小芯片；及在所述裸片区域的所述第二部分中安装第二小芯片。
在本公开的另一方面，本公开提出了一种方法，其包括：使用第一光刻掩模将第一光刻图案应用到半导体晶片的单裸片区域的第一部分；使用第二光刻掩模将第二光刻图案应用到所述半导体晶片的所述单裸片区域的第二部分，所述单裸片区域的所述第二部分与所述单裸片区域的所述第一部隔开；及处理所述半导体晶片以形成所述单裸片区域的所述第一部分中的第一组装置特征及所述单裸片区域的所述第二部分中的第二组装置特征中的至少一者。
根据本公开的实施例，其中所述第一组装置特征的至少一部分及所述第二组装置特征的至少一部分形成在金属层及再分配层中的至少一者中。根据本公开的实施例，所述第一光刻图案及所述第二光刻图案中的至少一者被应用到正性光致抗蚀剂。根据本公开的实施例，在所述第一组装置特征及所述第二组装置特征中的至少一者下方的所述半导体晶片的一部分包括模拟信令区域。根据本公开的实施例，所述单裸片区域包括用于可编程半导体中介层的特征。根据本公开的实施例，其包括：在所述裸片区域的所述第一部分中安装第一小芯片；及在所述裸片区域的所述第二部分中安装第二小芯片。
在本公开的又一方面，本公开提出了一种方法，其包括：将第一光刻掩模放置为相对于半导体晶片的单裸片区域的第一部分进行第一对准；通过所述第一光刻掩模执行所述半导体晶片的第一光刻曝光；将第二光刻掩模放置为相对于所述半导体晶片的所述单裸片区域的第二部分进行第二对准；及通过所述第二光刻掩模执行所述半导体晶片的第二光刻曝光，其中所述单裸片区域的所述第一部分与所述单裸片区域的所述第二部分分离。
根据本公开的实施例，所述方法包括：处理所述半导体晶片以形成所述单裸片区域的所述第一部分中的第一组装置特征及所述单裸片区域的所述第二部分中的第二组装置特征中的至少一者。根据本公开的实施例，在所述第一组装置特征及所述第二组装置特征中的至少一者下方的所述半导体晶片的一部分包括模拟信令区域。根据本公开的实施例，所述单裸片区域包括用于可编程半导体中介层的特征。根据本公开的实施例，所述方法包括：在所述裸片区域的所述第一部分中安装第一小芯片；及在所述裸片区域的所述第二部分中安装第二小芯片。
在本公开的又一方面，本公开提出了一种IC裸片，其包括：半导体衬底，所示半导体衬底上具有裸片区，所述裸片区具有相互分隔的第一部分和第二部分；所述IC裸片包括以下结构的至少之一：第一组装特征，所述第一组装特征位于所述第一部分；以及第二组装特征，所述第二组装特征位于所述第二部分。由此，该IC裸片可以有利地利用多个分离制造掩模的组，来实现多个类似设计的创建，即前述的第一组装特征和第二组长特征，其可有利地显著减少设计时间及成本。
根据本发明的实施例，该IC裸片可以是利用前述的方法形成的，因此可具有前述方法获得的IC裸片所具有的全部特征以及优点，在此不再赘述。
在本公开的又一方面，本公开提出了一种半导体装置，其包括：半导体衬底，所示半导体衬底上具有裸片区，所述裸片区具有相互分隔的第一部分和第二部分；所述半导体装置包括以下结构的至少之一：第一组装特征，所述第一组装特征位于所述第一部分，所述第一部分中安装有第一小芯片；以及第二组装特征，所述第二组装特征位于所述第二部分，所述第二部分中安装有第二小芯片。
根据本发明的实施例，该半导体装置也可以是利用前述的方法形成的，因此可具有前述方法获得的半导体装置所具有的全部特征以及优点，在此不再赘述。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1说明根据本公开的一些实施例的第一光刻掩模、第二光刻掩模及使用第一光刻掩模及第二光刻掩模制造的集成电路(IC)裸片。
图2A到图2F说明根据本公开的一些实施例的涉及半导体衬底、第一光刻掩模及第二光刻掩模的制造工艺。
图3A到3E说明根据本公开的一些实施例的涉及半导体衬底、第一光刻掩模及第二光刻掩模的另一制造工艺。
图4说明根据本公开的一些实施例的第一光刻掩模、第二光刻掩模及使用第一光刻掩模及第二光刻掩模制造的IC裸片。
图5说明根据本公开的一些实施例的具有多个裸片区域部分的IC裸片。
图6说明根据本公开的一些实施例的通过利用多个分离制造掩模来实现多个类似设计的创建的方法。
图7说明根据本公开的一些实施例的通过利用多个分离制造掩模来实现多个类似设计的创建的方法。
图8说明根据本公开的一些实施例的通过利用多个分离制造掩模来实现多个类似设计的创建的方法。
具体实施方式
在本公开中，如无特殊说明，术语“连接”意指连接的事物之间的直接电、机械或磁性连接，而没有任何中间装置。术语“耦合”意指被连接的事物之间的直接电、机械或磁性连接，或通过一或多个无源或有源中间装置的间接连接。术语“电路”或“模块”可指经布置以相互协作以提供期望功能的一或多个无源及/或有源组件。术语“信号”可指至少一个电流信号、电压信号、磁性信号或数据/时钟信号。“一个”及“所述”的含义包含复数含义。“在…中”的含义包含“在…中”及“在…上”。术语“基本上”、“接近”、“大约”、“近”及“约”通常指在目标值的+/10％内。除非另外指定，否则使用序数形容词“第一”、“第二”及“第三”等来描述一个共同的对象，仅指示提及相似对象的不同例项，且不旨在暗示这样描述的对象必须在给定的序列中，无论是在时间上、空间上、排名上，还是以任何其它方式。应理解，这样使用的术语在适当的情况下是可互换的，使得本文描述的本发明的实施例例如能够在除本文所说明或另外描述的定向以外的其它定向上操作。在本公开中，术语“左”、“右”、“前”、“后”、“顶”、“底”、“上”、“下”及其类似者(如果有)用于描述的目的，且不必须用于描述永久相对位置。出于本公开的目的，短语“A及/或B”及“A或B”意指(A)、(B)或(A及B)。出于本公开的目的，短语“A、B及/或C”意指(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。另外，本公开中讨论的组合逻辑及时序逻辑的各种元件可同时涉及物理结构(例如AND门、OR门或XOR门)，或实施作为所讨论逻辑的布尔(Boolean)等效物的逻辑结构的合成或另外优化的装置集合。
本公开提出了用于通过利用多个分离制造掩模的组来实现多个类似设计的创建的方法，其可有利地显著减少设计时间及成本。在各种实施例中，集成电路(IC)裸片可具有模块化设计，其中多个知识产权核心(IP)可用作模块。本文讨论的方法可包含重用及/或组合来自先前设计的已创建的分离掩模以支持新设计。在一些实施例中，模块化设计的各种模块可与系统容量或能力(例如处理器、存储器、无线电电路等)相关联。
图1说明根据本公开的一些实施例的第一光刻掩模、第二光刻掩模及IC裸片。第一掩模110可包括一组第一掩模特征111，而第二掩模120可包括一组第二掩模特征121。如下面进一步详细讨论，可使用第一掩模110及第二掩模120来制造IC裸片130。IC裸片130的第一部分131可包括使用第一掩模110及其第一掩模特征111形成的一组第一装置特征151。类似地，IC裸片130的第二部分132可包括使用第二掩模120及其第二掩模特征121形成的一组第二装置特征152。在各种实施例中，第一部分131可与第二部分132分离，且第一装置特征151可与第二装置特征152分离。装置特征151可对应于用于IC裸片130的总体设计的第一模块及/或第一IP，且装置特征152可对应于总体设计的第二模块及/或第二IP。如果针对第一部分131创建一或多个专用掩模，且如果针对第二部分132创建一或多个专用掩模，那么可通过使用第一部分131的专用掩模及第二部分132的专用掩模来创建IC裸片130的总体设计或最终设计。结果，在一些实施例中，IC裸片130的最终设计可包含第一装置特征151及第二装置特征152。然而，在其它实施例中，最终设计可替代地包含第一装置特征151，其具有与另一模块及/或IP相对应的另一分离组的装置特征。类似地，在其它实施例中，最终设计可包含第二装置特征152，其具有与又另一模块及/或IP相对应的又另一分离组的装置特征。因此，本文讨论的方法可有利地支持针对各种不同IC裸片设计的第一掩模110及第二掩模120的使用。例如，第一掩模110及/或第二掩模120(在一些实施例中，连同一或多个其它掩模)可用于在IC裸片设计的一或多个上层中形成装置特征，其中可进行全局布线。在一些实施例中，一或多个上层可包括金属层，或主要包括金属的层。在一些实施例中，一或多个上层可包括再分配层。在一些实施例中，再分配层(例如互连或其它接线)中的特征可具有一或多个横截面尺寸，平均而言，其大于其它层(例如，用于主要包括金属的再分配层的其它金属层)的横截面尺寸。因此，再分配层的特征可具有比另一层的特征(例如，互连)更大的横截面高度或横截面宽度。在全局布线的设计过程期间遵循各种设计规则可适应关于哪组掩模(例如，哪组掩模用于全局布线装置特征)可用于满足给定设计需求或设计标准的决策。例如，各种设计规则可支持使用与可能支持不同容量或能力的各种设计特征相对应的掩模的决策(如本文进一步讨论)。因此，本文所讨论的方法可有利地通过适应与不同IP相对应的不同掩模来促进及/或实现具有模块化设计的IC裸片的快速原型设计。
图2A到2F说明根据本公开的一些实施例的涉及半导体衬底、第一光刻掩模及第二光刻掩模的制造工艺。半导体衬底可包括硅晶片，例如处于光刻IC制造工艺中的硅晶片。在各种实施例中，半导体衬底可覆盖或涂覆有光致抗蚀剂层。如图2A所描绘，半导体衬底的裸片区域230可具有第一部分231及第二部分232。第一部分231与第二部分232可在半导体衬底上彼此分离及/或隔开。可将第一掩模210放置为与裸片区域230的至少第一部分231进行第一对准。第一掩模210可包含一组第一掩模特征211。第一对准可将第一掩模特征211放置在与裸片区域230的第一部分231相对应的位置中。在图2B中，可通过第一掩模210在裸片区域230上执行第一光刻曝光。曝光的光可穿过第一掩模特征211且可与第一部分231的第一光致抗蚀剂区域241相互作用(且可不与第二部分232的光致抗蚀剂相互作用)。在第一光刻曝光之后，第一光致抗蚀剂区域241可被削弱。第一光致抗蚀剂区域241随后可通过后续处理而溶解并移除，留下使光致抗蚀剂下方的半导体衬底的剩余部分曝光的沟道。然后可将材料(例如，金属材料或包括金属的材料)沉积在裸片区域230上，并可填充通过移除第一光致抗蚀剂区域241而曝光的沟道。在图2C中，可移除第一光致抗蚀剂区域241外部的光致抗蚀剂的剩余部分，从而在第一部分231中形成第一装置特征251。因此，裸片区域230的第一装置特征251可由已填充通过移除第一光致抗蚀剂区域241而曝光的沟道的材料(例如，金属材料)形成，第一光致抗蚀剂区域241继而基于第一光刻曝光。各种实施例可使用正性光致抗蚀剂及/或剥离工艺。
图2D到2F的处理可与图2A到2C的处理基本上类似，但是关于第二部分232而不是第一部分231。在各种实施例中，半导体衬底可覆盖或涂覆有另一光致抗蚀剂层(其可基本上类似于可用于图2A的设置的种类的光致抗蚀剂层)。在图2D中，可将第二掩模220放置为与裸片区域230的至少第二部分232进行第二对准。第二掩模220可包含一组第二掩模特征221。第二对准可将第二掩模特征221放置在与裸片区域230的第二部分232相对应的位置中。在图2E中，可通过第二掩模220在裸片区域230上执行第二光刻曝光。所述曝光的光可穿过第二掩模特征221且可与第二部分232的第二光致抗蚀剂区域242相互作用(且可不与第一部分231的光致抗蚀剂相互作用)。在第二光刻曝光之后，第二光致抗蚀剂区域242可被削弱。然后可通过后续处理而将第二光致抗蚀剂区域242溶解并移除，留下使光致抗蚀剂下方的半导体衬底的剩余部分曝光的沟道。然后可将材料(例如，金属材料或包括金属的材料)沉积在裸片区域230上，并可填充通过移除第二光致抗蚀剂区域242而曝光的沟道。在图2F中，可移除第二光致抗蚀剂区域242之外的光致抗蚀剂的剩余部分，从而在第二部分232中形成第二装置特征252。因此，裸片区域230的第二装置特征252可由已填充通过移除第二光致抗蚀剂区域242而曝光的沟道的材料(例如，金属材料)形成，所述第二光致抗蚀剂区域242继而基于第二光刻曝光。
在这些处理步骤之后，裸片区域230可包括第一部分231中的第一装置特征251及第二部分232中的第二装置特征252。在各种实施例中，第一部分231可与第二部分232隔开，及/或第一部分231可与第二部分232分离，及/或第一部分231可与第二部分232不重叠。针对各种实施例，第一装置特征251及/或第二装置特征252的金属材料可包括半导体衬底的金属层的部分。针对一些实施例，在第一装置特征251下方的半导体衬底的部分及/或在第二装置特征252下方的半导体衬底的部分，可包括模拟信令区域及/或可操作以路由模拟信号的布线。因此，裸片区域230的一些部分可具有用于数字信号的布线，而裸片区域230的其它部分(包含由第一掩模210及/或第二掩模220形成的裸片区域230的部分)可具有更适合于模拟信号的布线。
图3A到3E说明根据本公开的一些实施例的涉及半导体衬底、第一光刻掩模及第二光刻掩模的另一制造工艺。图3A及3B可涉及具有第一部分331及第二部分332的裸片区域330，及具有一组第一掩模特征311的第一掩模310。图3A及3B的过程可基本上类似于图2A及2B的过程。在通过第一掩模特征311进行第一光刻曝光之后，第一光致抗蚀剂区域341可被削弱。然而，代替在第一光致抗蚀剂区域341中溶解并移除光致抗蚀剂，沉积材料以填充由第一光致抗蚀剂区域341曝光的沟道，移除光致抗蚀剂的剩余部分，并用另一光致抗蚀剂层覆盖或涂覆半导体衬底，第二光刻曝光可在相同的光致抗蚀剂层上执行。因此，在图3C中，可将第二掩模320放置为与裸片区域330的至少第二部分332进行第二对准。第二掩模320可包含一组第二掩模特征321。第二对准可将第二掩模特征321放置在与裸片区域330的332相对应的位置中。在图3D中，可通过第二掩模310在裸片区域330上执行第二光刻曝光。所述曝光的光可穿过第二掩模特征321且可与第二部分332的第二光致抗蚀剂区域342相互作用(且可不与第一部分331的区域相互作用)。因此，在第二光刻曝光之后，第一光致抗蚀剂区域341及第二光致抗蚀剂区域342两者都可被削弱。然后，第一光致抗蚀剂区域341与第二光致抗蚀剂区域341两者都可通过后续的处理溶解并移除，留下使光致抗蚀剂下方的半导体衬底的剩余部分曝光的沟道。然后可将材料(例如，金属材料或包括金属的材料)沉积在裸片区域330上，且可填充通过移除第一光致抗蚀剂区域341及第二光致抗蚀剂区域342而曝光的沟道。结果，在一些实施例中，在一次光刻曝光之后，各种光致抗蚀剂区域的溶解及移除可推迟直至已执行另一次光刻曝光为止。
上面讨论的光致抗蚀剂层被描绘为正性光致抗蚀剂层(即，其结构完整性因曝光于光而退化的光致抗蚀剂材料)。然而，一些实施例可利用负光致抗蚀剂层(即，其结构完整性通过曝光于光而增强的光致抗蚀剂材料)。图4说明根据本公开的一些实施例的第一光刻掩模、第二光刻掩模及使用第一光刻掩模及第二光刻掩模制造的IC裸片。第一掩模410可包括一组第一掩模特征411，而第二掩模420可包括一组第二掩模特征421。与第一掩模110相比，第一掩模410可经设计使得曝光于第一掩模特征411外部的光的光致抗蚀剂层的区域可变得被加强。剩余的光致抗蚀剂区域(即，与第一掩模特征411对应的光致抗蚀剂区域)可通过后续处理溶解并移除，留下使光致抗蚀剂层的区域曝光于第一掩模特征411外部的光的沟道。然后可将材料(例如，金属材料或包括金属的材料)沉积在裸片区域430上，并可填充通过移除未曝光的光致抗蚀剂而曝光的沟道。各种实施例可使用负性光致抗蚀剂及/或蚀刻工艺(例如，用于沉积一层材料，例如金属材料，然后沉积一层光致抗蚀剂，然后蚀刻掉未被图案化光致抗蚀剂覆盖的金属)。
根据本公开的方法创建的IC裸片可经有利地设计以实施可编程半导体中介层，小芯片可安装到可编程半导体中介层。可编程半导体中介层可为或可包含IC。这样的中介层可提供衬底以与一或多个小芯片及/或在一或多个小芯片之间进行电连接。继而，小芯片可为或可包含半导体裸片、IC及/或半导体芯片。小芯片可具有比中介层更小的足迹(例如，更小的x尺寸及y尺寸)，且在各种实施例中，多个小芯片可配合在中介层的足迹内。经由安装在互连衬底上的小芯片将具有不同容量及能力的组件并入IC裸片中可有利地支持快速原型设计。同时，提供例如无线电电路或其它无线通信电路的容量及能力的一些小芯片可受益于在中介层上包含用于模拟信令的布线。因此，本文讨论的方法可有利地通过允许用户推迟某些制作及/或制造工艺步骤，从而提供关于将要并入IC设计中的模块或IP的灵活性，来支持可编程半导体互连及一或多个小芯片的使用。例如，图5说明根据本公开的一些实施例的具有多个裸片区域部分的IC裸片。IC裸片530可包括可编程半导体中介层部分535。第一小芯片561可安装到包含一组第一装置特征的区域中的IC裸片530，且第二小芯片562可安装到包含一组第二装置特征的区域中的IC裸片530。本文讨论的方法可有利地适应将具有相关联的全局布线的小芯片放置到可编程半导体中介层上。这种安装的小芯片可有利地容忍由第一掩模创建的装置特征与由第二掩模创建的装置特征之间的对准中的类型的相对轻微缺陷，因为将小芯片安装或放置到可编程半导体中介层上可容忍对准缺陷。相反，先前的设计方法尚无法容忍对准缺陷，且因此本文公开的种类的多重掩模方法对于此类设计而言将是非期望的。
图6说明根据本公开的一些实施例的通过利用多个分离制造掩模来实现多个类似设计的创建的方法。方法600可包括成形610及成形615的步骤。在一些实施例中，方法600还可包括安装620及/或安装625的步骤。在成形610中，可基于第一光刻曝光从半导体衬底的裸片区域的第一部分(例如裸片区域230的第一部分231)中的材料层形成第一组装置特征(例如，第一装置特征251)。在成形615中，可基于第一光刻曝光之后的第二光刻曝光，从半导体衬底的裸片区域的第二部分(例如，裸片区域230的第二部分232)的材料层形成第二组装置特征(例如，第二装置特征252)。裸片区域的第一部分与裸片区域的第二部分可不重叠。在一些实施例中，可使用第一光刻掩模形成第一组装置特征，及/或使用第二光刻掩模形成第二组装置特征。针对一些实施例，使用正性光致抗蚀剂形成第一组装置特征及第二组装置特征中的至少一者。在一些实施例中，材料层可包括金属层。针对一些实施例，材料层可包括再分配层。在一些实施例中，在第一组装置特征及第二组装置特征中的至少一者下方的半导体衬底的一部分包括模拟信令区域(例如，具有支持用于模拟信令的全局布线的设计特征的区域)。针对各种实施例，半导体衬底可包括硅晶片。在一些实施例中，裸片区域可包括用于可编程半导体中介层的特征(例如，可编程半导体中介层部分535)。针对一些实施例，在安装620中，第一小芯片(例如，第一小芯片561)可安装在裸片区域的第一部分中。针对一些实施例，在安装625中，第二小芯片(例如，第二小芯片562)可安装在裸片区域的第二部分中。
图7说明根据本公开的一些实施例的通过利用多个分离制造掩模来实现多个类似设计的创建的方法。方法700可包括应用710、应用715及处理720的步骤。在一些实施例中，方法700可包括安装730及/或安装735的步骤。在应用710中，可使用第一光刻掩模(例如，第一掩模210)将第一光刻图案(例如第一掩模特征211的图案)应用到半导体晶片的单裸片区域的第一部分(例如裸片区域230的第一部分231)。在应用715中，可使用第二光刻掩模(例如，第二掩模220)将第二光刻图案(例如，第二掩模特征221的图案)应用到半导体晶片的单裸片区域的第二部分(例如，裸片区域230的第二部分232)。单裸片区域的第二部分可与单裸片区域的第一部隔开。在处理720中，半导体晶片可经处理以形成单裸片区域的第一部分中的第一组装置特征(例如，第一装置特征251)及单裸片区域的第二部分中的第二组装置特征(例如，第二装置特征252)中的至少一者。在一些实施例中，第一组装置特征的至少一部分及第二组装置特征的至少一部分可形成在金属层及/或再分配层中。针对一些实施例，第一光刻图案及第二光刻图案中的至少一者可应用到正性光致抗蚀剂。在一些实施例中，在第一组装置特征及/或第二组装置特征下方的半导体晶片的一部分可包括模拟信令区域。在一些实施例中，单裸片区域可包括用于可编程半导体中介层(例如，可编程半导体中介层部分535)的特征。针对一些实施例，在安装730中，第一小芯片可安装在裸片区域的第一部分中。针对一些实施例，在安装735中，第二小芯片可安装在裸片区域的第二部分中。
图8说明根据本公开的一些实施例的通过利用多个分离制造掩模来实现创建多个类似设计的方法。方法800可包括放置810、执行815、放置820及执行825。方法800还可包括处理830、安装840及/或安装845。在放置810中，可将第一光刻掩模(例如，第一掩模210)放置为相对于半导体晶片的单裸片区域的第一部分(例如，裸片区域230的第一部分231)进行第一对准。在执行815中，可执行通过第一光刻掩模的半导体晶片的第一光刻曝光。在放置820中，可将第二光刻掩模(例如，第二掩模220)放置为相对于半导体晶片的单裸片区域的第二部分(例如，裸片区域230的第二部分232)进行第二对准。在执行825时，可执行通过第二光刻掩模的半导体晶片的第二光刻曝光。单裸片区域的第一部分与单裸片区域的第二部分可分离。在一些实施例中，在处理830中，半导体晶片可经处理以形成单裸片区域的第一部分中的第一组装置特征(例如，第一装置特征251)及单裸片区域的第二部分中的第二组装置特征(例如，第二装置特征252)中的至少一者。针对一些实施例，在第一组装置特征及第二组装置特征中的至少一者下方的半导体晶片的一部分可包括模拟信令区域。在一些实施例中，单裸片区域可包括用于可编程半导体中介层(例如，可编程半导体中介层部分535)的特征。针对一些实施例，在安装240中，第一小芯片(例如，第一小芯片561)可安装在裸片区域的第一部分中。针对一些实施例，在安装245中，第二小芯片(例如，第二小芯片562)可安装在裸片区域的第二部分中。
尽管参考图6到8的流程图中的行动以特定顺序展示，但可修改行动的顺序。因此，可以不同的顺序执行所说明的实施例，且可并行执行一些行动。根据某些实施例，图6到8中列出的一些行动及/或操作是任选的。所提出的行动的编号是为了清楚起见，且不旨在规定各种行动必须发生的操作顺序。另外，来自各种流程的操作可在各种组合中利用。在一些实施例中，设备可包括用于执行图6到8的方法的各种行动及/或操作的构件。此外，在一些实施例中，机器可读存储媒体可具有可执行指令，所述可执行指令在被执行时使一或多个处理器执行包括方法600、方法700或方法800的操作。这种机器可读存储媒体可包含各种存储媒体中的任何一者，例如磁性存储媒体(例如，磁带或磁盘)、光学存储媒体(例如，光盘)、电子存储媒体(例如，传统硬盘驱动器、固态磁盘驱动器或基于快闪存储器的存储媒体)，或任何其它有形存储媒体或非暂时性存储媒体。
在本公开的另一方面，本公开还提出一种IC裸片。其包括：半导体衬底，所示半导体衬底上具有裸片区，所述裸片区具有相互分隔的第一部分和第二部分；所述IC裸片包括以下结构的至少之一：第一组装特征，所述第一组装特征位于所述第一部分；以及第二组装特征，所述第二组装特征位于所述第二部分。由此，该IC裸片可以有利地利用多个分离制造掩模的组，来实现多个类似设计的创建，即前述的第一组装特征和第二组长特征，其可有利地显著减少设计时间及成本。
根据本发明的实施例，该IC裸片可以是利用前述的方法形成的，因此可具有前述方法获得的IC裸片所具有的全部特征以及优点，在此不再赘述。例如，该IC裸片可包括硅晶片形成的半导体衬底，其上包括基于独立地掩膜(前述的第一、第二掩膜)刻蚀及处理形成的第一组装特征和第二组装特征中的至少之一。具体地，IC裸片上可具有一或多个上层中形成装置特征，其中可进行全局布线。在一些实施例中，一或多个上层可包括金属层，或主要包括金属的层。在一些实施例中，一或多个上层可包括再分配层。在一些实施例中，再分配层(例如互连或其它接线)中的特征可具有一或多个横截面尺寸，平均而言，其大于其它层(例如，用于主要包括金属的再分配层的其它金属层)的横截面尺寸。因此，再分配层的特征可具有比另一层的特征(例如，互连)更大的横截面高度或横截面宽度。在全局布线的设计过程期间遵循各种设计规则可适应关于哪组掩模(例如，哪组掩模用于全局布线装置特征)可用于满足给定设计需求或设计标准的决策。例如，各种设计规则可支持使用与可能支持不同容量或能力的各种设计特征相对应的掩模。因此，本公开提出的IC裸片可有利地通过适应与不同IP相对应的不同掩模来促进及/或实现具有模块化设计的IC裸片的快速原型设计。由此，在一些示例中，第一装置特征251及/或第二装置特征252的金属材料可包括半导体衬底的金属层的部分。针对一些实施例，在第一装置特征251下方的半导体衬底的部分及/或在第二装置特征252下方的半导体衬底的部分，可包括模拟信令区域及/或可操作以路由模拟信号的布线。因此，裸片区域230的一些部分可具有用于数字信号的布线，而裸片区域230的其它部分(包含由第一掩模210及/或第二掩模220形成的裸片区域230的部分)可具有更适合于模拟信号的布线。
在一些示例中，该IC裸片可经有利地设计以实施可编程半导体中介层，小芯片可安装到可编程半导体中介层。可编程半导体中介层可为或可包含IC。这样的中介层可提供衬底以与一或多个小芯片及/或在一或多个小芯片之间进行电连接。继而，小芯片可为或可包含半导体裸片、IC及/或半导体芯片。小芯片可具有比中介层更小的足迹(例如，更小的x尺寸及y尺寸)，且在各种实施例中，多个小芯片可配合在中介层的足迹内。因此，该IC裸片可有利地通过允许用户推迟某些制作及/或制造工艺步骤，从而提供关于将要并入IC设计中的模块或IP的灵活性，来支持可编程半导体互连及一或多个小芯片的使用。例如，参考图5，IC裸片530可包括可编程半导体中介层部分535。第一小芯片561可安装到包含一组第一装置特征的区域中的IC裸片530，且第二小芯片562可安装到包含一组第二装置特征的区域中的IC裸片530。由此，该IC裸片可有利地适应将具有相关联的全局布线的小芯片放置到可编程半导体中介层上。这种安装的小芯片可有利地容忍由第一掩模创建的装置特征与由第二掩模创建的装置特征之间的对准中的类型的相对轻微缺陷，因为将小芯片安装或放置到可编程半导体中介层上可容忍对准缺陷。
在本公开的又一方面，本公开提出了一种半导体装置，其包括：半导体衬底，所示半导体衬底上具有裸片区，所述裸片区具有相互分隔的第一部分和第二部分；所述半导体装置包括以下结构的至少之一：第一组装特征，所述第一组装特征位于所述第一部分，所述第一部分中安装有第一小芯片；以及第二组装特征，所述第二组装特征位于所述第二部分，所述第二部分中安装有第二小芯片。
根据本发明的实施例，该半导体装置也可以是利用前述的方法形成的，因此可具有前述方法获得的半导体装置所具有的全部特征以及优点，在此不再赘述，总的来说，该半导体装置可具有前述的IC裸片的全部特征以及优点。
说明书中对“一个实施例”、“一项实施例”、“一些实施例”或“其它实施例”的引用意指结合实施例描述的特定特征、结构或特性被包含在至少一些实施例中，但不一定被包含在所有实施例中。“一个实施例”、“一项实施例”或“一些实施例”的各种出现不一定都是指相同的实施例。如果说明书陈述组件、特征、结构或特性“可“、“可能”，或“可以”被包含，那么不要求包含特定组件、特征、结构或特性。如果说明书或权利要求提及“一个(a或an)”元件，那么并不意指只有一个元件。如果说明书或权利要求提及“一个额外”元件，那么不排除存在多于一个额外元件。此外，在一或多个实施例中，特定特征、结构、功能或特性可以任何合适的方式组合。例如，第一实施例可与第二实施例组合，只要与两个实施例相关联的特定特征、结构、功能或特性不互斥。虽然已结合本公开的具体实施例描述本公开，但根据上述描述，这些实施例的许多替代方案、修改及变化对于所属领域的一般技术人员来说将是显而易见的。例如，其它存储器架构(例如动态RAM(DRAM))可使用所讨论的实施例。本公开的实施例旨在涵盖所有这样的替代方案、修改及变化，以落在所附权利要求的宽范围内。此外，为了说明及讨论的简单性，且为了不混淆本公开，到IC芯片及其它组件的众所周知的电源/接地连接可在所呈现的图中展示或可不在所呈现的图中展示。进一步来说，可以框图形式展示布置，以避免混淆本公开，且还考虑到关于这种框图布置的实施方案的细节高度取决于将在其内实施本公开的平台的事实(即，此类细节应完全在所属领域技术人员的能力范围内)。在阐述特定细节(例如，电路)以便描述本公开的实例实施例的情况下，对于所属领域技术人员应显而易见的是，可在没有这些特定细节的情况下或通过这些特定细节的变化来实施本公开。因此，描述应被认为是说明性的而非限制性的。提供摘要，其将允许读者能够确定技术公开的性质及要点。在理解它将不用于限制权利要求的范围或含义的情况下提交摘要。下面的权利要求在此被并入详细描述中，其中每一权利要求作为单独的实施例独立存在。

Claims (11)

1.一种方法，其特征在于，包括以下操作的至少之一：
对半导体衬底的裸片区的第一部分进行第一光刻处理，对所述半导体衬底的裸片区的第二部分进行第二光刻处理，
以形成以下结构的至少之一：
位于所述第一部分的第一组装置特征，以及位于所述第二部分的第二组装置特征，
且所述第一组装置特征和所述第二组装置特征不重叠。
2.根据权利要求1所述的方法，其特征在于，对半导体衬底的裸片区的第一部分进行第一光刻处理，对所述半导体衬底的裸片区的第二部分进行第二光刻处理，包括：
基于第一光刻曝光从所述第一部分中的材料层形成第一组装置特征；及基于所述第一光刻曝光之后的第二光刻曝光而从所述第二部分中的所述材料层形成第二组装置特征；或者，
使用第一光刻掩模将第一光刻图案应用到所述第一部分；使用第二光刻掩模将第二光刻图案应用到所述第二部分，所述第二部分与所述第一部分隔开，并处理所述半导体衬底以形成所述第一和第二组装特征中的至少之一者；或者，
将所述第一光刻掩模放置为相对于所述第一部分进行第一对准，并基于所述第一光刻掩模执行所述半导体衬底的第一光刻曝光；将第二光刻掩模放置为相对于所述第二部分进行第二对准，并基于所述第二光刻掩模执行所述半导体衬底的第二光刻曝光，所述第二部分与所述第一部分隔开。
3.一种IC裸片，其特征在于，包括：
半导体衬底，所示半导体衬底上具有裸片区，所述裸片区具有相互分隔的第一部分和第二部分；所述IC裸片包括以下结构的至少之一：
第一组装特征，所述第一组装特征位于所述第一部分；以及
第二组装特征，所述第二组装特征位于所述第二部分。
4.根据权利要求3所述的IC裸片，其特征在于，所述半导体衬底上具有上层结构，所述第一和所述第二组装特征中的至少之一形成于所述上层结构中，所述上层结构可进行全局布线。
5.根据权利要求4所述的IC裸片，其特征在于，所述上层结构包括金属层，所述第一和所述第二组装特征中的至少之一中的至少部分是形成在所述金属层中的。
6.根据权利要求4所述的IC裸片，其特征在于，所述上层结构包括再分配层，所述第一和所述第二组装特征中的至少之一中的至少部分是形成在所述再分配层中的。
7.根据权利要求3所述的IC裸片，其特征在于，满足以下条件的至少之一：
在所述第一组装置特征及所述第二组装置特征中的至少一者下方的所述半导体衬底的一部分包括模拟信令区域；
所述半导体衬底包括硅晶片。
8.根据权利要求3所述的IC裸片，其特征在于，所述裸片区域包括用于可编程半导体中介层的特征。
9.根据权利要求3所述的IC裸片，其特征在于，所述第一部分被配置为用于容纳第一小芯片；所述第二部分被配置为用于容纳第二小芯片。
10.根据权利要求3所述的IC裸片，其特征在于，是基于权利要求1或2所述的方法而形成的。
11.一种半导体装置，其特征在于，包括：
半导体衬底，所示半导体衬底上具有裸片区，所述裸片区具有相互分隔的第一部分和第二部分；所述半导体装置包括以下结构的至少之一：
第一组装特征，所述第一组装特征位于所述第一部分，所述第一部分中安装有第一小芯片；以及
第二组装特征，所述第二组装特征位于所述第二部分，所述第二部分中安装有第二小芯片。
CN202210794653.6A 2018-12-14 2019-12-11 方法、ic裸片以及半导体装置 Active CN115268222B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210794653.6A CN115268222B (zh) 2018-12-14 2019-12-11 方法、ic裸片以及半导体装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201862780140P 2018-12-14 2018-12-14
US62/780,140 2018-12-14
PCT/US2019/065779 WO2020123694A1 (en) 2018-12-14 2019-12-11 Method for creation of different designs by combining a set of pre-defined disjoint masks
CN202210794653.6A CN115268222B (zh) 2018-12-14 2019-12-11 方法、ic裸片以及半导体装置
CN201980069378.8A CN113168104A (zh) 2018-12-14 2019-12-11 通过组合一组预定义的分离掩模创建不同设计的方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201980069378.8A Division CN113168104A (zh) 2018-12-14 2019-12-11 通过组合一组预定义的分离掩模创建不同设计的方法

Publications (2)

Publication Number Publication Date
CN115268222A true CN115268222A (zh) 2022-11-01
CN115268222B CN115268222B (zh) 2024-04-30

Family

ID=71076650

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201980069378.8A Pending CN113168104A (zh) 2018-12-14 2019-12-11 通过组合一组预定义的分离掩模创建不同设计的方法
CN202210794653.6A Active CN115268222B (zh) 2018-12-14 2019-12-11 方法、ic裸片以及半导体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201980069378.8A Pending CN113168104A (zh) 2018-12-14 2019-12-11 通过组合一组预定义的分离掩模创建不同设计的方法

Country Status (3)

Country Link
US (1) US20210349392A1 (zh)
CN (2) CN113168104A (zh)
WO (1) WO2020123694A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113885299A (zh) * 2021-11-16 2022-01-04 华进半导体封装先导技术研发中心有限公司 一种多掩膜版尺寸芯片曝光方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050054210A1 (en) * 2003-09-04 2005-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple exposure method for forming patterned photoresist layer
CN101315914A (zh) * 2007-05-29 2008-12-03 台湾积体电路制造股份有限公司 半导体中介片及其在电子封装上的应用
CN102246304A (zh) * 2008-11-04 2011-11-16 全球Oled科技有限责任公司 具有小芯片和可适性互连的器件
US20120264276A1 (en) * 2011-04-14 2012-10-18 Harris Corporation Method of processing a wafer by using and reusing photolithographic masks
US20120319246A1 (en) * 2011-06-16 2012-12-20 Globalfoundries Singapore Pte. Ltd. Ip protection
CN103887290A (zh) * 2012-12-21 2014-06-25 阿尔特拉公司 具有接合中介层的集成电路器件
CN104064556A (zh) * 2013-03-14 2014-09-24 阿尔特拉公司 可编程中介层电路系统
CN107768258A (zh) * 2016-08-19 2018-03-06 台湾积体电路制造股份有限公司 半导体封装件及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187486B1 (en) * 1999-01-05 2001-02-13 Worldwide Semiconductor Manufacturing Corp. Method of multi-exposure for improving photolithography resolution
US6803178B1 (en) * 2001-06-25 2004-10-12 Advanced Micro Devices, Inc. Two mask photoresist exposure pattern for dense and isolated regions
US7588869B2 (en) * 2003-12-30 2009-09-15 Lg Display Co., Ltd. Divided exposure method for making a liquid crystal display
US7919845B2 (en) * 2007-12-20 2011-04-05 Xilinx, Inc. Formation of a hybrid integrated circuit device
US7875406B2 (en) * 2008-03-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple technology node mask
US9097975B2 (en) * 2012-09-14 2015-08-04 Macronix International Co., Ltd. Double patterning by PTD and NTD process
US9257277B2 (en) * 2014-04-15 2016-02-09 Globalfoundries Singapore Pte. Ltd. Methods for extreme ultraviolet mask defect mitigation by multi-patterning
US9693461B2 (en) * 2014-04-16 2017-06-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Magnetic-core three-dimensional (3D) inductors and packaging integration

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050054210A1 (en) * 2003-09-04 2005-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple exposure method for forming patterned photoresist layer
CN101315914A (zh) * 2007-05-29 2008-12-03 台湾积体电路制造股份有限公司 半导体中介片及其在电子封装上的应用
CN102246304A (zh) * 2008-11-04 2011-11-16 全球Oled科技有限责任公司 具有小芯片和可适性互连的器件
US20120264276A1 (en) * 2011-04-14 2012-10-18 Harris Corporation Method of processing a wafer by using and reusing photolithographic masks
US20120319246A1 (en) * 2011-06-16 2012-12-20 Globalfoundries Singapore Pte. Ltd. Ip protection
CN103887290A (zh) * 2012-12-21 2014-06-25 阿尔特拉公司 具有接合中介层的集成电路器件
CN104064556A (zh) * 2013-03-14 2014-09-24 阿尔特拉公司 可编程中介层电路系统
CN107768258A (zh) * 2016-08-19 2018-03-06 台湾积体电路制造股份有限公司 半导体封装件及其形成方法

Also Published As

Publication number Publication date
CN115268222B (zh) 2024-04-30
US20210349392A1 (en) 2021-11-11
CN113168104A (zh) 2021-07-23
WO2020123694A1 (en) 2020-06-18

Similar Documents

Publication Publication Date Title
US11264357B1 (en) Mixed exposure for large die
CA2991933C (en) Integrated device package comprising bridge in litho-etchable layer
US11978685B2 (en) Glass core patch with in situ fabricated fan-out layer to enable die tiling applications
US9496213B2 (en) Integrated device package comprising a magnetic core inductor with protective ring embedded in a package substrate
KR102595447B1 (ko) 유닛 특정적 패턴화의 자동화된 광학 검사
US9853006B2 (en) Semiconductor device contact structure having stacked nickel, copper, and tin layers
US6748579B2 (en) Method of using filler metal for implementing changes in an integrated circuit design
CN106605298B (zh) 晶片级无源器件的集成
US9069923B2 (en) IP protection
US20160372446A1 (en) Low profile integrated circuit (ic) package comprising a plurality of dies
JPH1032253A (ja) 半導体装置及びその製造方法、基本セルライブラリ及びその形成方法、マスク
US20050064302A1 (en) Method and system for forming a mask pattern, method of manufacturing a semiconductor device, system forming a mask pattern on data, cell library and method of forming a photomask
US8183599B2 (en) Semiconductor device with interface circuit and method of configuring semiconductor devices
CN111095527A (zh) 用于多管芯互连的装置和方法
US20180269186A1 (en) Low profile integrated package
JP6859569B2 (ja) 半導体デバイスのための高アスペクト比を有する誘電体を通る導電性パス
CN115268222B (zh) 方法、ic裸片以及半导体装置
US20150332996A1 (en) Interposer and method of fabricating the same
US20220399282A1 (en) Large die wafer, large die and method of forming the same
US20230090350A1 (en) Lithography pillar process for embedded bridge scaling
US11855024B2 (en) Wafer chip scale packages with visible solder fillets
JP2000068277A (ja) 幅広の軟質金属配線におけるディッシングの回避方法
CN111162007B (zh) 半导体器件及其制造方法
TW202329338A (zh) 重佈線層(rdl)修復的系統及方法
US9006040B2 (en) Systems and methods for fabricating semiconductor devices having larger die dimensions

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant