TW202329338A - 重佈線層(rdl)修復的系統及方法 - Google Patents

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Abstract

本揭示案係關於形成具有可修復重佈線層(RDL)設計的半導體裝置的方法，包含：製備原始的可修復RDL設計；形成可修復RDL設計的第一導電區段；檢查可修復RDL設計的第一導電區段，以偵測製造缺陷；在第一導電區段中偵測到至少一個缺陷；以及根據新的定製RDL設計來形成可修復RDL設計的第二導電區段，以減緩至少一個缺陷在第一導電區段之間的不利效應。本揭示案亦係關於具有可修復RDL設計的半導體裝置。

Description

重佈線層(RDL)修復的系統及方法
相關申請案的交互參照
本揭示案主張於2021年9月14日申請的、發明名稱為「System and Method for Redistribution Layer (RDL) Repair」的美國臨時專利第63/244,161號的權益(包括申請日期)，其全部揭示內容以引用方式併入本文中。
本揭示案係關於形成具有可修復重佈線層(repairable redistribution layer, RDL)設計的半導體裝置的方法。
半導體裝置常常存在於現代電子產品中。半導體裝置在電氣部件的數目及密度上各不相同。基板及中介層為半導體裝置、封裝、晶片、被動裝置，以及其他裝置、模組及單元提供結構支撐及電氣互連性。基板包括電路板及印刷電路板(printed circuit board, PCB)。PCB可以以多種方式配置或佈置，如本領域中已知的，單層、雙層、多層、高密度互連(high density interconnect, HDI)、高頻、帶核或不帶核(無核)地形成、帶或不帶網狀或玻璃編織增強、剛性、可撓、剛性-撓曲、積層、中介層，或任何其他基板或支撐材料。
半導體裝置執行廣泛範圍內的功能，諸如，訊號處理、高速計算、發射及接收電磁訊號、控制電子裝置、將日光變換為電，以及創建用於電視顯示器的視覺投射。半導體裝置存在於娛樂、通訊、功率轉換、網路、電腦，以及消費品等領域中。半導體裝置亦存在於軍事應用、航空、汽車、工業控制器及辦公設備中，以及其他領域及應用中。
通常使用前端製造及後端製造兩者來製造半導體裝置。前端製造涉及在半導體晶圓的表面上形成複數個半導體晶粒。每一半導體晶粒可以相同，並且可含有藉由電氣地連接主動及被動部件而形成的電路。後端製造涉及自完成的一或多個晶圓單體化個別半導體晶粒，以及封裝晶粒以提供結構支撐、環境保護，以及晶粒與下一層級(諸如，印刷電路板)的電氣互連、多個晶粒或晶粒與諸如被動裝置的其他部件之間的電氣互連，諸如，經由包括重佈線層(RDL)。
存在針對改善的RDL及可修復RDL的機會，包括用於封裝、基板以及半導體裝置。因此，在本揭示案的態樣中，一種形成可修復重佈線層(RDL)設計的方法可以包含：製備原始的可修復RDL設計；形成可修復RDL設計的第一導電區段；檢查可修復RDL設計的第一導電區段，以偵測製造缺陷；在第一導電區段中偵測到至少一個缺陷；以及根據新的定製RDL設計來形成可修復RDL設計的第二導電區段，以減緩至少一個缺陷在第一導電區段之間的不利效應。
在一些實施例中，至少一個缺陷包含第一導電區段的部分之間的短路。在某些實施例中，短路係藉由形成第二導電區段中的至少一者以圍繞短路形成新路線分配來修復，該至少一者耦接至先前形成為原始的可修復RDL設計的部分的冗餘元件。
在一些實施例中，缺陷係藉由使用冗餘的預建置跡線以圍繞缺陷重分配路線來修復，並且有缺陷跡線留存為未連接。
在某些實施例中，至少一個缺陷包含第一導電區段的部分之間的開路。
在一些實施例中，第一導電區段形成在第一位準處，並且第二導電區段形成在與第一位準豎直地偏移的第二位準處。
在一些實施例中，第一導電區段及第二導電區段形成在相同位準處而並不與第一位準豎直地偏移，第一導電區段與第二導電區段側向地偏移。
在一些實施例中，新的定製RDL設計係在半導體裝置生產期間即時地設計，並且新的定製RDL設計在即時地設計的同時滿足RDL的電氣約束。
在某些實施例中，第一導電區段包含總可修復RDL設計長度的80至90%的範圍內的長度，其中可修復RDL設計的第二導電區段包括佔據總可修復RDL設計長度的10至20%的長度。
本揭示案的另一態樣係一種可修復重佈線層(RDL)設計，包含：第一導電區段，該些第一導電區段包含用於半導體裝置的可修復RDL設計；缺陷，該缺陷作為第一導電區段的部分；以及第二導電區段，該些第二導電區段經配置以修復第一導電區段中的缺陷，其中第二導電區段提供圍繞第一導電區段的缺陷的路線重分配。
在一些實施例中，第一導電區段包含總可修復RDL設計長度的80至90%的範圍內的長度，其中可修復RDL設計的第二導電區段包括佔據總可修復RDL設計長度的10至20%的長度。
在一些實施例中，定製RDL設計當利用第一導電區段的冗餘跡線時滿足RDL的電氣約束。
本揭示案的另一態樣係一種具有可修復重佈線層(RDL)設計的批量裝置，包含：形成在批量的半導體裝置中的每一者內的原始的可修復RDL，其中原始的可修復RDL包含第一導電區段；批量中在第一導電區段內不包含製造缺陷的第一半導體裝置；批量中在第一導電區段內包含至少一個製造缺陷的第二半導體裝置；以及用於第一半導體裝置的可修復RDL設計的第二導電區段，不同於第二半導體裝置的第二導電區段，其中第二半導體裝置的第二導電區段係根據新的定製RDL設計來製作，以減緩至少一個製造缺陷在第一導電區段內的不利效應。
在一些實施例中，第二半導體裝置的第一導電區段中的至少一個製造缺陷包含開路或短路。
在某些實施例中，第二半導體裝置的第二導電區段藉由使用冗餘的金屬跡線來減緩至少一個製造缺陷的不利效應。
在一些實施例中，第二半導體裝置的第二導電區段藉由形成用於第二導電區段的部分上而非第一導電區段的部分上的導電訊號的途徑來減緩至少一個製造缺陷的不利效應。
在一些實施例中，短路阻斷連接，並且短路係使用預建置至RDL中的冗餘跡線來修復。
在某些實施例中，缺陷係藉由使用冗餘的預建置跡線以圍繞缺陷重分配路線來修復，並且有缺陷跡線留存為未連接。
在一些實施例中，第一導電區段形成在第一位準處，並且第二導電區段形成在與第一位準豎直地偏移的第二位準處。
在一些實施例中，第一導電區段及第二導電區段形成在相同位準處而並不與第一位準豎直地偏移，第一導電區段與第二導電區段側向地偏移。
那些熟習此項技術者將自說明書、圖式及申請專利範圍顯而易見前述及其他態樣、特徵、應用以及優勢。除非明確指示，否則預期說明書及申請專利範圍中的詞語及短語向熟習此項技術者給出其一般的、普通的及慣用的含義。發明者完全明白，視需要他可成為他自己的詞典編輯者。發明者作為他自己的詞典編輯者，明確地選擇在說明書及申請專利範圍中僅使用術語的一般且普通的含義，除非另外明確陳述，並且進一步地，明確闡述該術語的「特定」定義並且解釋該「特定」定義與一般且普通的含義的不同之處。在缺失此類明確陳述而意在施加「特定」定義的情況下，發明者的意圖及期望係將術語的簡單、一般且普通的含義施加至說明書及申請專利範圍的解譯。
發明者亦明白語法的正常教規。因此，若預期名詞、術語或短語進一步以一些方式特徵化、具體化或縮小範圍，則根據語法的正常教規，此類名詞、術語或短語將明確地包括額外的形容詞、描述性術語，或其他修飾語。在並未使用此類形容詞、描述性術語，或其他修飾語的情況下，預期向熟習可應用領域者給出此類名詞、術語或短語的一般且普通的含義，如上文所闡述。
進一步地，發明者完全知曉專利法的特殊條款的標準及應用。因此，實施方式或圖式簡單說明或申請專利範圍中詞語「功能」、「構件」或「步驟」的使用並非預期以某種方式指示有關調用專利法的特殊條款以限定本發明的期望。相反，若專利法的條款不應被調用以限定本發明，則申請專利範圍將具體地且明確地陳述精確短語「用於...的構件」或「用於...的步驟」，並且亦將引用詞語「功能」(亦即，將陳述「用於執行[插入功能]的功能的構件」)，而亦不在此類短語中引用支援該功能的任何結構、材料或動作。因此，甚至當申請專利範圍引用「用於執行. . . 功能的構件」或「用於執行. . . 功能的步驟」時，若申請專利範圍亦引用支援該構件或步驟或執行所引用功能的任何結構、材料或動作，則發明者的明顯意圖並不在於調用專利法的條款。此外，即使調用專利法的條款以限定所主張的態樣，預期此等態樣並不僅限於在較佳實施例中描述的具體結構、材料或動作，而是另外包括如下的任何及所有結構、材料或動作，該些結構、材料或動作執行如本揭示案的替代實施例或形式中所描述的所主張功能，或係用於執行所主張功能的現有熟知的或稍後研發的等效結構、材料或動作。
那些熟習此項技術者將自說明書、圖式及申請專利範圍顯而易見前述及其他態樣、特徵以及優勢。
本揭示案在參照附圖的以下描述中包括一或多個態樣或實施例，在附圖中類似元件符號代表相同或類似元件。熟習此項技術者將瞭解到，描述意欲覆蓋如可以包括在本揭示案的精神及範疇內的替代、修改及等效物，該精神及範疇如由如以下揭示內容及圖式所支援的附隨申請專利範圍及其等效物限定。在描述中，闡述了各種具體詳情，諸如，具體配置、複合物，以及製程等等，以提供對本揭示案的透徹理解。在其他情況下，並未特別詳細地描述熟知製程及製造技術，以便不必要地模糊本揭示案。此外，附圖中所示的各種實施例係說明性的表示，並且未必按比例繪製。
本揭示案(其態樣及實施方式)並不限於具體設備、材料類型，或其他系統部件實例，或本文所揭示的方法。涵蓋與製造及封裝一致的本領域中已知的許多額外部件、製造及組裝程序，以與本揭示案的特定實施方式一起使用。因此，舉例而言，儘管揭示了特定實施方式，此類實施方式及實施部件可以包含如本領域中已知的用於與預期操作一致的此類系統及實施部件的任何部件、模型、類型、材料、版本、量，及/或類似物。
術語「例示性的」、「實例」或其各種形式在本文中用於意謂充當實例、例子或說明。在本文中被描述為「例示性」的任何態樣或設計未必被解釋為相比其他態樣或設計係較佳的或有利的。此外，實例係僅出於清晰及理解的目的而提供，並且並不意謂以任何方式限制或約束本揭示案的所揭示的主題或相關部分。應瞭解，可呈現不同範疇的大量補充或替代實例，但出於簡潔的目的已省略。
通常使用兩個複雜的製造製程來製造半導體裝置：前端製造及後端製造。前端製造涉及在半導體晶圓的表面上形成複數個晶粒。晶圓上的每一晶粒含有主動及被動電氣部件，該些主動及被動電氣部件經電氣連接以形成功能電氣電路。諸如電晶體及二極體的主動電氣部件具有控制電氣電流的流動的能力。諸如電容器、電感器、電阻器以及變壓器的被動電氣部件在執行電氣電路功能所必要的電壓與電流之間創建關係。
被動及主動部件係藉由一系列製程步驟來形成在半導體晶圓的表面之上，包括摻雜、沉積、光微影術、蝕刻及平坦化。摻雜藉由諸如離子植入或熱擴散的技術來引入雜質至半導體材料。摻雜製程修改主動裝置中半導體材料的電氣導電性、將半導體材料變換為絕緣體、導體，或回應於電場或基極電流而動態地改變半導體材料導電性。電晶體含有必要時佈置的摻雜的類型及程度各不相同的區域，以在施加電場或基極電流後電晶體促進或限制電氣電流的流動。
藉由電氣性質不同的材料層來形成主動及被動部件。可藉由各種沉積技術來形成層，該些沉積技術係部分地藉由沉積材料的類型來判定。舉例而言，薄膜沉積可涉及化學氣相沉積(chemical vapor deposition, CVD)、物理氣相沉積(physical vapor deposition, PVD)、電解質電鍍，以及無電電鍍製程。通常，每一層經圖案化以形成主動部件、被動部件的部分，或部件之間的電氣連接。
可使用光微影術來圖案化層，該光微影術涉及在待圖案化的層之上沉積光敏材料，例如光阻劑。藉由使用光將圖案自光罩轉移至光阻劑。在一個實施例中，使用溶劑來移除光阻劑圖案中經受光的部分，從而曝露待圖案化的下伏層的部分。在另一實施例中，使用溶劑來移除光阻劑圖案中並未經受光的部分(負性光阻劑)，從而曝露待圖案化的下伏層的部分。諸如藉由剝除製程來移除光阻劑的剩餘部分，從而留存圖案化層。替代地，藉由使用諸如無電及電解質電鍍的技術，將材料直接沉積至由先前沉積/蝕刻製程形成的區或空隙中來圖案化一些類型的材料。
圖案化係如下基本操作：部分地移除光阻劑材料的部分，以提供圖案或電鍍模板以用於結構的後續形成，諸如，圖案化重佈線層(RDL)、凸塊下金屬化(under bump mentalization, UBM)、銅柱、豎直互連，或其他合需的結構。可使用光微影術、光罩法、遮罩法、氧化物或金屬移除、攝影術及模印，以及顯微微影術來移除半導體晶圓的部分。光微影術包括經由鐳射直接成像(亦稱為直接寫入或無遮罩數位微影術)或在光罩的標線中形成圖案，以及將圖案轉移至半導體晶圓的表面層中。光微影術以兩步式製程在半導體晶圓的表面上形成主動及被動部件的水平尺寸。首先，將標線、遮罩或直接寫入成像設計文檔上的圖案轉移至光阻劑層中。光阻劑是當曝露至光時在結構及性質上經歷變化的光敏材料。改變光阻劑的結構及性質的製程以負性作用光阻劑或正性作用光阻劑發生。第二，將光阻劑層轉移至晶圓表面中。當蝕刻移除或電鍍添加半導體晶圓頂層上未被光阻劑覆蓋的部分時轉移發生。光阻劑的化學性使得，藉由化學蝕刻溶液，光阻劑仍然實質上完整並且抵抗移除，而藉由蝕刻來移除半導體晶圓頂層上未被光阻劑覆蓋的部分，或藉由電鍍添加層。形成、曝露及移除光阻劑的製程，以及移除或添加半導體晶圓的部分的製程可根據所使用的特定抗蝕劑及期望的結果來修改。負性或正性基調的光阻劑可經設計以用於溶劑或鹼性顯影溶液。
在負性作用光阻劑的情況下，在已知為聚合作用的製程中將光阻劑曝露至光，並且光阻劑自可溶狀況改變至不溶狀況。在聚合作用中，將未聚合材料曝露至光或能量源，並且聚合物形成抗蝕刻的交聯材料。在最具負性的抗蝕劑中，聚合物係聚異戊二烯。藉由化學溶劑或鹼性顯影劑來移除可溶部分(亦即，未曝露至光的部分)在抗蝕劑層中留存對應於標線上的不透明圖案的孔。圖案存在於不透明區域中的遮罩被稱為清晰視野式遮罩。
在正性作用光阻劑的情況下，在已知為光可溶化作用的製程中將光阻劑曝露至光，並且光阻劑自相對不溶狀況改變至相當可溶狀況。在光可溶化作用中，將相對不溶的抗蝕劑曝露至適合的光能量，並且抗蝕劑轉化至更可溶狀態。在顯影製程中，可藉由溶劑或鹼來移除抗蝕劑的光可溶化部分。鹼性的正性光阻劑聚合物係酚-甲醛聚合物，亦稱為酚-甲醛清漆樹脂。藉由化學溶劑或鹼性顯影劑來移除可溶部分(亦即，曝露至光的部分)在抗蝕劑層中留存對應於標線上的透明圖案的孔。圖案存在於透明區域中的遮罩被稱為黑暗視野式遮罩。
在移除半導體晶圓中未被光阻劑覆蓋的頂部部分之後，移除光阻劑的剩餘部分，從而留存圖案化層。替代地，藉由使用諸如無電及電解質電鍍的技術，將材料直接沉積至由先前沉積/蝕刻製程形成的區或空隙中來圖案化一些類型的材料。
在現存圖案之上沉積材料的薄膜可擴大下伏圖案，並且創建非均勻平坦的表面。均勻平坦的表面對於生產更小且更密集緊縮的主動及被動部件可以係有益且需要的。平坦化可用於自晶圓表面移除材料，並且生產均勻平坦的表面。平坦化涉及藉由磨輪或拋光襯墊來移除晶圓頂表面的部分。研磨材料及腐蝕性化學物可在平坦化期間添加至晶圓表面。替代地，將並不使用腐蝕性化學物的機械磨損用於平坦化。在一些實施例中，藉由使用帶式研磨機器、標準晶圓背側研磨器，或其他類似的機器來達成純機械磨損。研磨劑的機械作用及化學物的腐蝕性作用的組合移除任何不規則構型，從而導致均勻平坦的表面。
後端製造涉及將完成的晶圓切割或單體化為個別半導體晶粒，並且隨後封裝半導體晶粒以用於結構支撐及環境隔離。為了單體化半導體晶粒，可沿著晶圓的非功能區域(被稱為鋸道或劃線)切割晶圓。使用鐳射切割工具、鐳射矽晶格擊穿製程、乾式蝕刻電漿割切製程，或鋸片來單體化晶圓。在單體化之後，將個別半導體晶粒黏著至包括用於互連其他系統部件的觸針或接觸襯墊的封裝基板。隨後，將在半導體晶粒之上形成的接觸襯墊連接至封裝內的接觸襯墊。電氣連接可由焊料凸塊、嵌柱凸塊、導電膏、重佈線層，或打線來製作。在封裝之上沉積囊封劑或其他模製材料，以提供實體支撐及電氣隔離。隨後，將完成的封裝插入至電氣系統，並且半導體裝置的功能性可用於其他系統部件。
如本文所揭示的後端製造亦確實超出僅封裝嵌入式裝置或半導體晶粒以用於結構支撐及環境隔離。本文所描述的封裝進一步提供晶粒的非單片式電氣互連，以用於提高功能性及效能。如先前所述，近乎所有先進的半導體晶粒係單片式晶片上系統(systems on chip, SoC)，其中所有電氣互連在前端處理期間在矽晶圓上發生。然而，現在，傳統上屬前端域工作的域的工作可以經處置或移至後端製造，從而允許藉由封裝技術來連接許多半導體晶粒(小晶片)以形成基於小晶片的SoC (非單片式)，並且提供具有較大功能性的複合封裝。小晶片方法亦可以降低缺陷引起的浪費，提高生產效率、可靠性及效能。小晶片方法亦允許異質整合，其中由不同前端製程建置的裝置可整合為複合封裝。
電氣系統可以係使用半導體裝置來執行一或多個電氣功能的單獨系統。替代地，電氣系統可以係較大系統的子部件。舉例而言，電氣系統可以係蜂巢電話、個人數位助理(personal digital assistant, PDA)、數位視訊攝影機(digital video camera, DVC)，或其他電子通訊裝置的部分。替代地，電氣系統可以係圖形卡、網路介面卡，或可插入至電腦的其他訊號處理卡。半導體封裝可包括微處理器、記憶體、特殊應用積體電路(application specific integrated circuits, ASIC)、邏輯電路、類比電路、RF電路、離散裝置，或其他半導體晶粒或電氣部件。小型化及減輕重量可以係對於待由市場接受的產品而言有益或必要的。必須減小半導體裝置之間的距離，以達成較高密度。
第1A圖至第1E圖圖示嵌入式裝置在囊封劑或模製化合物內的置放及佈置。嵌入式裝置可以係自天然的半導體晶圓單體化的半導體晶粒。嵌入式裝置可以藉由圍繞臨時載板或基板安置的囊封劑或模製化合物而置放在臨時載板或基板上。
嵌入式裝置包含主動裝置、包含在第一表面上形成的主動表面的半導體晶粒、半導體晶片或晶片、僅含有路線分配層而無主動裝置的橋接晶片、積體被動裝置(integrated passive device, IPD)，以及被動裝置。當描述涉及上文所引用的例示性嵌入式裝置中的任何者時，應當理解，亦可使用其他嵌入式裝置中的任何者。因此，對第1G圖中的「第一晶粒」及「第二晶粒」的參照包括任何嵌入式裝置，如上文所限定的。
第1A圖圖示具有底部基板材料12的半導體晶圓或半導體基板10，諸如，但不限於矽、玻璃、陶瓷、鍺、砷化鎵、磷化銦、碳化矽，或其他材料，以用於結構支撐。由非主動的晶粒間晶圓區或鋸道16間隔開的複數個半導體晶粒或部件14形成在晶圓10上，如上文所描述。鋸道16提供切割區，以將半導體晶圓10單體化為個別半導體晶粒14。
第1B圖圖示半導體晶圓10的部分的橫截面視圖。每一半導體晶粒14具有背側或背表面18以及與背側相對的主動表面20。主動表面20含有類比或數位電路，該些類比或數位電路經實施為根據晶粒的電氣設計及功能而在晶粒內形成並且電氣互連的主動裝置、被動裝置、導電層，以及介電質層。舉例而言，電路可以包括在主動表面20內形成的一或多個電晶體、二極體，以及其他電路元件，以實施類比電路或數位電路，諸如，DSP、ASIC、記憶體，或其他訊號處理電路。半導體晶粒14亦可以含有IPD，諸如，電感器、電容器，以及電阻器，以用於RF訊號處理。
使用PVD、CVD、電解質電鍍、無電電鍍製程，或其他適當金屬沉積製程在主動表面20之上形成電氣導電層或接觸襯墊22。導電層22可以係鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、鈀(Pd)、銀(Ag)，或其他適當的電氣導電材料中的一或多個層。導電層22操作為電氣耦接或連接至主動表面20上的電路的接觸襯墊或接合襯墊。導電層22可形成為距半導體晶粒14邊緣第一距離並排安置的接觸襯墊，如第1B圖所示。替代地，導電層22可形成為以多行偏移的接觸襯墊，該多行偏移使接觸襯墊的第一行安置為距晶粒邊緣第一距離，並且與第一行交替的接觸襯墊的第二行安置為距晶粒邊緣第二距離。
第1B圖亦圖示半導體基板10及半導體晶粒14可藉由研磨器29經歷任選研磨操作以平坦化背側18並且減小半導體基板10及半導體晶粒14的厚度。
第1C圖展示在主動表面20之上以及在導電層22之上等形地施塗的任選絕緣或鈍化層26。絕緣層26可包括使用PVD、CVD、網版印刷、旋塗、積層、模製、噴塗、燒結、熱氧化，或其他適當製程施塗的一或多個層。絕緣層26可含有但不限於二氧化矽(SiO 2)、氮化矽(Si 3N 4)、氧氮化矽(SiON)、五氧化二鉭(Ta 2O 5)、氧化鋁(Al 2O 3)、聚合物、聚醯亞胺、苯環丁烯(BCB)、聚苯并口咢唑(PBO)、電子模製化合物(electronic molding compound, EMC)或具有類似絕緣及結構性質的其他材料中的一或多個層。替代地，半導體晶粒14在不使用任何PBO層的情況下封裝，並且絕緣層26可由不同材料形成或完全省略。在另一實施例中，絕緣層26包括在主動表面20之上形成而並未安置在導電層22之上的鈍化層。當絕緣層26存在並且在導電層22之上形成時，完全穿過絕緣層26形成開口以曝露導電層22的至少部分，以用於後續的機械及電氣互連。替代地，當省略絕緣層26時，在並不形成開口的情況下曝露導電層22以用於後續的電氣互連。
第1C圖展示電氣互連結構28可形成為銅支柱、銅短柱或銅柱，並且安置在接觸襯墊22之上，並且耦接或連接至接觸襯墊22。藉由使用圖案化及金屬沉積製程，諸如，印刷、PVD、CVD、濺射、電解質電鍍、無電電鍍、金屬蒸發、金屬濺射，或其他適當金屬沉積製程，互連結構28可直接形成在接觸襯墊22上。互連結構28可以係Al、Cu、Sn、Ni、Au、Ag、鈀(Pd)，或其他適當電氣導電材料中的一或多個層，並且可包括一或多個UBM層。在實施例中，光阻劑層可沉積在半導體晶粒14及接觸襯墊22之上。光阻劑層的部分可藉由蝕刻顯影製程來曝露及移除。隨後，藉由使用選擇電鍍製程，電氣互連結構28可形成為光阻劑的移除部分中及接觸襯墊22之上的銅短柱。可移除光阻劑層，從而留存互連結構28，以提供後續的機械及電氣互連及相對於主動表面20及絕緣層26 (若存在)的偏量。較佳地，互連結構28包括10至100微米(μm)、5至50 μm，或約25 μm的範圍內的高度。
第1C圖進一步展示，在對半導體晶粒10及對半導體晶粒14執行後續處理之前或之後，藉由使用鋸片或鐳射切割工具32，晶圓10亦可單體化為穿通鋸道16的個別半導體晶粒14。
第1C圖亦圖示任選晶粒附接膜或材料(die attach film, DAF) 30可以附接至半導體晶粒14的背表面18，諸如用於後續黏著至載板上。第1C圖亦圖示，在對半導體晶粒10及對半導體晶粒14執行後續處理之前或之後，藉由使用鋸片或鐳射切割工具，晶圓10亦可藉由鋸或晶圓切割工具32來單體化為穿通鋸道16的個別半導體晶粒14。
第1D圖圖示安置在封裝、嵌入式晶粒面板或半導體裝置50內以及形成封裝、嵌入式晶粒面板或半導體裝置50的部分的嵌入式裝置或半導體晶粒14。黏著劑41可任選地安置在半導體晶粒14的背側18上。黏著劑41可以係熱環氧、環氧樹脂、B-階段環氧膜、具有任選丙烯酸聚合物的紫外線(ultraviolet, UV) B-階段膜，或其他適當材料。在實施例中，在半導體晶粒14黏著至臨時載板之上或至可用於形成嵌入式晶粒面板50的臨時載板之前，黏著劑41可安置在背側18之上。
半導體晶粒14可藉由面板50內的空間或間隙40間隔開，空間40提供用於後續形成的扇出互連結構的面積。間隙40的大小包括用於任選地黏著待包括在最終半導體裝置或封裝(諸如，FOWLP)內的半導體裝置或部件的充分面積。空間40可維持且填充於半導體晶粒14與囊封劑42之間，囊封劑42可使用膏印刷、壓縮模製、轉移模製、液體囊封劑模製、積層、真空積層、旋塗，或其他適當施塗器來沉積。囊封劑42可以係聚合物複合材料，諸如，電子模製化合物、具有填充劑的環氧樹脂、具有填充劑的環氧丙烯酸酯，或具有適合填充劑的聚合物。囊封劑42可形成為安置在半導體晶粒14及電互連結構38之上及周圍的單個材料。囊封劑42可與電互連結構38的側壁39接觸，並且亦可安置在互連結構38之間。
面板50可任選地經歷固化製程，以固化囊封劑42。面板50可包括任何形狀及大小的覆蓋區或形狀因數。在一些情況下，面板50可包括類似於基板10的形狀因數的形狀因數，諸如，300毫米(mm)半導體晶圓，並且包括直徑為300 mm的圓形覆蓋區。類似於基板10的面板50可具有任何合需的大小或形狀，諸如，圓形、正方形，諸如，600 mm x 600mm，或可形成為任何合需大小的矩形。
第1D圖亦展示面板50可藉由研磨器34經歷任選的研磨操作，以平坦化表面並且減小面板的厚度。亦可使用化學蝕刻以移除囊封劑上的任何潛在金屬性污染，並且相對於面板50中的平坦化囊封劑42在互連38中創建輕微凹部。因此，互連結構38的表面可在面板50的外表面或周邊相對於囊封劑42曝露，以提供半導體晶粒14與後續形成的互連結構(諸如，扇出互連結構)之間的電氣連接。
第1E圖展示面板50的部分的橫截面視圖，其中導電層68經圖案化並且沉積在囊封劑42、互連38以及種子層62之上，以形成RDL作為互連結構的部分。導電層68可以係Al、Cu、Sn、Ni、Au、Ag，或其他適當電氣導電材料中的一或多個層。導電層68的沉積或形成可使用類晶圓處理，該類晶圓處理使用種子層28作為模製面板上的加成製程的部分，諸如，PVD、CVD、電解質電鍍、無電電鍍，或其他適當製程。在實施例中，藉由使用導電層62作為電鍍表面的電鍍製程，在種子層62之上形成導電層68。導電層68可提供電氣互連結構38與後續形成的凸塊或封裝互連結構之間的電氣互連，該些後續形成的凸塊或封裝互連結構提供半導體晶粒14與最終半導體封裝外部的其他半導體晶粒、其他部件及點之間的電氣訊號的傳輸。換言之，導電層68可形成可修復RDL或可修復RDL跡線(下文中，「可修復RDL」)的部分。
第1F圖係形成為可修復RDL 92的部分的高密度跡線100的平面圖，可修復RDL 92可以形成為封裝50或基板70的部分。可修復RDL可以形成在晶粒或嵌入式裝置14之上或之下，晶粒或嵌入式裝置14包括第1E圖的右側或左側的橫截面側視圖所示的半導體晶粒14，以及第1H圖、第1I圖以及第1J圖中所示的半導體晶粒。跡線100可以自RDL 90的第一末端102延伸至第二末端104。第一末端102可耦接至或可以包含襯墊、接觸襯墊、通孔襯墊、著陸襯墊，或UBM襯墊120，並且第二末端104可包含另一襯墊120。襯墊120亦可以耦接至一或多個通孔、柱、支柱、短柱，或豎直導電互連74、74a、220、230。第1F圖亦圖示接地平面或其他導電結構130，接地平面或其他導電結構130可以形成為導電層68的部分，並且亦可以藉由可修復RDL 90來形成，或係可修復RDL 90的部分(相鄰或與之偏移)。
第1G圖係形成在封裝50之上或形成為其部分的跡線100的平面圖，封裝50包含包括在單個封裝50內的多個晶粒或嵌入式裝置140、160，以使得跡線100連接第1G圖的左側所示的晶粒(嵌入式裝置) 140的部分與第1G圖的右側所示的晶粒(或嵌入式裝置) 160，此舉可以得益於使用定製的、可變的或適應性™的RL 90。
第1H圖圖示可以包含可修復RDL 92的半導體裝置50或晶片第一封裝50a的橫截面剖面圖。晶片第一封裝50a可以藉由如下步驟形成：首先提供半導體晶粒14；以及隨後藉由囊封劑或模製化合物42來囊封半導體晶粒14。接著，可以在半導體晶粒14及囊封劑42之上最後形成增建互連結構80。增建互連結構80可以包含導電層68及絕緣或鈍化層26，導電層68及絕緣或鈍化層26可以彼此交替地施塗。導電層68可以包含RDL 92，包含跡線100及襯墊120兩者。增建互連結構80可以包括在習知增建結構的情況下的通孔74，以及在模製基板70a的情況下的豎直導電互連74a，豎直導電互連74a可以與RDL 90或跡線100耦接。一或多個導電層68的RDL 90或跡線100可以係可修復的，如相對於第2A圖至第2D圖及第3A圖及第3B圖所進一步詳細描述。晶片第一封裝50a可以進一步包含凸塊下金屬化(UBM)襯墊75及底側凸塊、焊料球，或導電封裝互連71b。
第1I圖圖示可以包含可修復RDL 92的半導體裝置50或晶片最後封裝50b的橫截面剖面圖。晶片最後封裝50b可以藉由如下步驟形成：首先諸如在臨時載板或基板之上形成增建互連結構80。在形成增建互連結構80之後，可以藉由倒裝晶片互連或焊料凸塊15將半導體晶粒14以倒裝晶片方式黏著至增建互連結構80。隨後，可以藉由囊封劑或模製化合物42來囊封半導體晶粒14、倒裝晶片凸塊15以及增建互連結構80的曝露表面。增建互連結構80可以包含導電層68及絕緣或鈍化層26，導電層68及絕緣或鈍化層26可以彼此交替地施塗。導電層68可以包含RDL 92，包含跡線100及襯墊120兩者。增建互連結構80可以包含在習知增建結構的情況下的通孔74，以及在模製基板70a的情況下的豎直導電互連74a，豎直導電互連74a可以與RDL 90或跡線100耦接。一或多個導電層68的RDL 90或跡線100可以係可修復的，如相對於第2A圖至第2D圖及第3A圖及第3B圖所進一步詳細描述。晶片最後封裝50b可以進一步包含UBM襯墊75及底側凸塊、焊料球，或導電封裝互連71b。
第1J圖圖示可以包含模製基板70a的基板或中介層70，模製基板70a包含頂側襯墊71a及底側凸塊71b，以用於諸如與其他半導體裝置、封裝、半導體晶粒14以及基板的後續互連。第1H圖圖示具有倒裝晶片裝置14a的模製基板70a。模製基板70a可以已形成或增建在後續移除的臨時載板上。第1H圖亦圖示，基板70或模製基板70a可以包含在習知增建結構的情況下的通孔74，以及在模製基板70a的情況下的豎直導電互連74a，豎直導電互連74a可以與RDL 90或跡線100耦接。基板70、70a的一或多個導電層68的RDL 90或跡線100可以係可修復的，如相對於第2A圖至第2D圖及第3A圖及第3B圖所進一步詳細描述。基板70或模製基板70a可以進一步包含UBM襯墊75。
第2A圖至第2D圖圖示可以包含一或多個RDL 90並且可以包含襯墊120的導電層68的示意圖，其中一或多個RDL 90包含跡線100，並且襯墊120可以形成為封裝50，或基板或中介層70的部分襯墊120可以包含接觸襯墊、通孔襯墊、著陸襯墊、UBM襯墊，或大於跡線100的任何其他適當襯墊或結構。包括RDL 90的導電層68可以形成為包含第一導電區段或第一金屬層180及第二導電區段或第二金屬層200。
第2A圖圖示形成為不帶任何缺陷260的第一導電區段180及第二導電區段200的平面圖。第一導電區段180及第二導電區段200自第一末端102延伸至第二末端104，其中跡線106的一段或長區段在第一末端102與第二末端104之間延伸。第一末端102 (例如，第2A圖的左側所示)可包含由第一導電層180形成的一或多個襯墊120。襯墊120可以耦接至一或多個通孔、柱、支柱、短柱，或豎直導電互連220，以及一或多個通孔、柱、支柱、短柱，或豎直導電互連230。
導電互連220、230 (或形成為包含任何適當數目個層的增建互連結構80的部分的任何其他類似的豎直導電互連)可以耦接至一或多個襯墊120，包括形成為第一金屬層180及第二金屬層200的部分的襯墊，例如，如第2A圖及第2D圖所示。導電互連220、230可以係Al、Cu、Sn、Ni、Au、Ag，或其他適當電氣導電材料中的一或多個層。導電互連220、230的沉積或形成可包括加成製程，諸如，PVD、CVD、電解質電鍍、無電電鍍，或其他適當製程。
每一末端(第一末端102及第二末端104兩者)上的襯墊120展示為以包含3行及5列的15個襯墊的陣列或網格佈置的非限制性實例。然而，可以使用任何適當數目或行及列。替代地，第一末端102及第二末端104係用於參照及便利，並且一般技藝人士(Person of Ordinary Skill in the Art, POSA)將理解，末端102、104的相對位置(諸如，左及右)可以更改或變化。
第2A圖進一步以平面圖展示多個襯墊120可以與豎直導電互連220耦接。第2A圖圖示九個中心襯墊示為3x3網格的非限制性實例，該些襯墊包括為第一末端102及第二末端104的部分。豎直導電互連220可以安置在第一導電區段180下方，諸如，在嵌入式裝置14與導電層180之間。第2D圖展示相同情況的橫截面側視圖的實例，其中第一導電區段180與通孔220、230，或兩者耦接，藉此耦接至嵌入式裝置14的接觸襯墊22。
第2A圖圖示第一導電區段180可以包含多個跡線，該些跡線例如如圖所示標示為T1.1、T1.2、T1.3、T1.4、T1.5以及T1.6。第2A圖亦展示可修復RDL 90與習知跡線的不同之處在於跡線不是由單個連續的或電氣連接的結構製成(或連續製成)。相反，可修復RDL 90由包括例如T1.1至T1.6的第一導電區段180製成，第一導電區段180隨後與包括例如T2.1至T2.3的第二導電區段200後續地連接、耦接、圖案化，或電氣共用。第二導電區段200進一步包含路線重分配訊號272，並且可以基於第一導電區段180以及第二導電區段200中的缺陷260而以一或多個定製的、可變的、唯一的或適應性的方式形成。參見例如第2B圖及第2C圖。
換言之，第2A圖圖示包含多個RDL跡線區段180、200的可修復RDL 92，多個RDL跡線區段180、200可以在一個以上的時間形成，諸如，藉由在第一時間形成第一導電區段180，並且隨後在第二稍晚時間(在第一時間之後)後續地形成第二導電區段200。第二時間可以在光學檢查(506)或測試以判定第一區段180中的哪些可以使用(諸如，藉由偵測第一區段180的開路264及短路262)之後發生，例如如第2B圖所示。在一些情況下，第一導電區段180形成在第一位準處，並且第二導電區段200形成在與第一位準180豎直地偏移的第二位準處，該實例在第2D圖的剖面圖中圖示。在其他情況下，第一導電區段180及第二導電區段200形成在相同位準處而並不與第一位準豎直地偏移，第一導電區段180與第二導電區段200側向地偏移。在其他情況下，第一導電區段180與第二導電區段200之間可以同時存在豎直及水平偏移。
第2A圖的中心部分展示為了便於保持相對標度而從圖中省略但可以在第一末端102與第二末端104之間延伸的跡線106的一段或長區段。居中定位的跡線段106中可以亦包含中斷或間隔。保留的或冗餘的金屬軌跡或空間270可以保存以用於後續添加圍繞缺陷260接線的路線重分配跡線284，並且用於作為可修復RDL 92的部分的期望訊號路線分配的後續互連。
第2B圖圖示來自可修復RDL 92的第一層或第一導電區段180，其中省略了第二導電區段200 (或在形成第二導電區段200之前)。第2B圖進一步圖示在跡線T1.3與T1.4之間形成為第一導電區段180的部分的短路缺陷262，短路缺陷262可以在檢查第一導電區段180期間識別出，為此短路缺陷262需要進行校正。校正或解決缺陷260可以以多種方式進行，包括藉由新跡線100或與第一導電區段180豎直地、水平地或豎直且水平地間隔開的第二導電區段200。校正缺陷269的新導電區段200可形成為保留的或冗餘的金屬跡線272、可形成為路線重分配跡線284，並且可藉由第二導電區段200的短路連接部分202來校正，例如如第2C圖所示。
第2C圖提供第二導電區段200的短路連接部分202自第一導電區段180的末端(諸如，自T1.1)延伸至包含耦接至嵌入式裝置14的通孔220的襯墊120的實例。藉由使短路連接部分202短路，缺陷260形成在可修復RDL 92的短路連接部分202中的可能性遠遠低於在第二導電區段的長區段106中出現的可能性(甚至假定針對該段RDL的佈線錯誤)。接觸襯墊區部中出現缺陷260的低可能性至關重要，因為可修復RDL 92必須與接觸襯墊120或通孔220連接，並且接近通孔220的缺陷無法藉由圍繞缺陷水平地或豎直地分配路線來避免。因此，可修復RDL 92的接觸襯墊區段或短路連接部分202可以保持短路，諸如，小於或等於20至100μm。進一步，第一導電區段180可以自身包含用於稍晚形成區段(諸如，第二導電區段200)的後續互連或路線分配的間隙的空間。第一導電區段180可以包含在跡線120或RDL 90的總長度的80至90%的範圍內的長度，而後續短路連接部分202包含佔據總體長度的1至20%、5至20%，或10至20%的長度。較長中心區部106可能更易於出錯，並且亦可用於藉由後續形成的第二導電區段200 (或其他後續形成的區段)來修復，諸如藉由第2C圖中的跡線所示。
第2C圖圖示跡線100及襯墊120的示意性平面圖，跡線100及襯墊120形成經耦接、連接或配置以一旦完全或連續地連接就電氣連續並且載運電氣電流或訊號的可修復RDL 292的部分。因此，續接第2B圖的第2C圖展示在形成第一導電區段180以及在第一導電區段180中偵測到缺陷260之後，添加第二導電區段200。替代地，第二導電區段200亦可以在形成及檢查第一導電區段180之後，甚至在沒有形成缺陷260的情況下形成，在這種狀況下第二導電區段200可以根據原始的設計來形成而無需第二導電區段200中的定製的、可變的或適應性的改變以解決缺陷260。
第2C圖亦圖示第二導電區段200 (或一或多個)後續添加的RDL跡線區段可如何經形成以定製地、可變地或適應性地避免、修改第一導電區段180中的缺陷260 (諸如，短路262及開路264)或為之分配路線，並且將期望的可行第一區段耦接在一起。更具體而言，第2C圖展示兩個電氣未連接的有缺陷跡線280，即第一導電區段180的跡線T1.3及T1.4，跡線T1.3及T1.4保持電氣未連接並且功能及電氣連接係藉由穿過兩個新路線重分配訊號272 (亦即，T2.4及T2.5)的電氣互連來相應地替代或接替。路線重分配訊號272形成為第二導電區段200的部分，第二導電區段200的該部分與第一導電區段180豎直地間隔開，並且製作在不同於第一導電區段180的層上，以接納路線重分配，作為完全可修復或修復RDL 92的部分。亦參見第2D圖，圖中展示可修復RDL 92的橫截面側視圖。在另一種情況下，修復RDL 92包括路線重分配訊號272的定製的、可變的及適應性的形成，路線重分配訊號272在測試或光學檢查之後形成，並且解決第一導電區段180的測試或光學檢查(AOI)。
第2C圖圖示第一導電區段180的所有(或100%) 6個跡線100 (T1.1至T1.6)係可修復的實例。跡線T1.1至T1.6中的每一者係可修復的，因為通孔220的最終連接性係藉由短路連接部分202製作。跡線100中自第二導電區段200形成的短路連接部分202可以係跡線100的初始及最終區段，諸如，用於跡線T1.1至T1.6中的任何者。短路連接部分202可以自接觸襯墊120，或接觸襯墊120與自接觸襯墊120延伸短距離的通孔220、230兩者延伸並且與之耦接的部分。
然而，POSA將瞭解，不是RDL 90的所有跡線100皆需要係可修復的或係可修復RDL 92的部分。在一些情況下，RDL 90的僅部分(諸如，小於完整的RDL 90)將設計或形成為可修復RDL 92。關於RDL 90的哪些部分，或哪些跡線100可以係可修復的判定，可以基於哪些跡線100有可能具有缺陷而判定。可識別出具有缺陷260的充分高可能性(諸如，在一段跡線100上傳遞的)或歷史優先性的那些跡線100，並且僅那些跡線100形成為可修復跡線，諸如，藉由用於短路連接部分202的空間，或用於路線重分配訊號272的空間。舉例而言，許多RDL 90可以僅具有平行長度長的極高密度跡線的小區，其中缺陷較普遍，並且僅該高密度區可以形成為可修復RDL 92。高密度跡線100 (當以平面圖查看時)可以形成為交錯的、巢套的或交錯組合的。
第3A圖及第3B圖圖示包含跡線100的可修復RDL 92的其他示意性平面圖，類似於第2A圖至第2C圖，包含第一導電區段180及第二導電區段200。第3A圖及第3B圖與第2A圖至第2C圖的不同於之處在於重點關注跡線100及襯墊120的第一側或左側，而未展示跡線100及襯墊120的右側或第二側。
第3A圖圖示不存在缺陷的可修復RDL 92的情況。可修復RDL 92包含第一導電區段180及與第一導電區段180後續地連接、耦接、圖案化或電氣共用的第二導電區段200。第二區段200與第一區段豎直地間隔開並且豎直地偏移，諸如藉由形成在增建互連結構80的不同層上，諸如在半導體封裝、積體電路封裝或模組50內，或在電路板、中介層、模製基板，或其他適當基板或結構70內。類似於第2A圖至第2D圖中所描述的實例，電氣路線分配可以藉由使各種第一導電區段180穿過封裝50、基板70、增建互連結構80，或可修復RDL 92 (諸如，穿過通孔220及230)豎直地連接來完成。第3A圖亦展示冗餘的金屬跡線272及用於作為第二導電區段200的部分的額外跡線270的空間，額外跡線270可以當由於缺陷260而需要時使用，如第3B圖所示。
類似於第3A圖，第3B圖圖示藉由跡線100來解決缺陷260的可修復RDL 92的示意圖，缺陷260包括短路缺陷262及開路缺陷264兩者。如第3B圖中跡線100的上部分所示，當在第一導電區段180中偵測到開路缺陷264時，第二導電區段200並不接觸，並且並不配置來電氣接合至具有開路缺陷的跡線T1.3。相反，使用可用的冗餘跡線272來圍繞有缺陷跡線280 (具有缺陷264的T1.3)進行路線重分配，並且有缺陷跡線T1.3留存為未連接。
如第3B圖的上部分所示，當在兩個跡線(T1.3及T1.4)之間偵測到短路262時，可以廢棄兩個跡線作為未連接的有缺陷跡線280，並且作為第一導電區段180的部分的在第一層中短路的跡線可以不與第二導電區段200連接，諸如經由短路連接部分202。相反，可以使用冗餘跡線272來圍繞缺陷260重分配路線，並且短路連接部分202可以形成為第二導電區段200的部分，以圍繞缺陷260重分配路線284。
在另外的其他情況下，可修復RDL 92 (包括相對於第2A圖至第2D圖、第3A圖至第3B圖，或前述兩者描述的特徵)可以進一步包含不是由單個連續的或電氣連接的結構製成，而是相反具有空間、間隔、中斷或間隙的跡線100。在形成具有間隙的第一導電區段180之後，以及在檢查或測試，或驗證之後，第二導電區段200可以經形成以連接第一導電區段180中的一或多個，以完成電氣導電路徑、訊號路線分配，或其他結構。藉此，基於第一導電區段180中的任何偵測到的結構或製造缺陷260 (諸如，短路262及開路264)，或針對其他期望設計效能或功能性，可修復RDL 92可根據原始的設計或根據修改的設計來完成。
第4圖圖示用於創建可修復RDL 92的方法或製程400的流程圖、示意圖或線框。如第4圖所示，可以製備原始的可修復RDL 92 (402)。可以形成可修復RDL設計92的第一導電區段180 (404)。可以檢查可修復RDL 92的第一導電區段180，以偵測缺陷260 (406)。若並未偵測到缺陷，則可以根據原始的設計來製作可修復RDL 92 (410)。若偵測到缺陷，則可以根據新的定製的、唯一的或適應性的設計來製作可修復RDL 92，諸如第二導電區段200 (412)。
可以在產品製造期間諸如藉由檢查構造元件(第一導電元件180)以及針對後續訊號路線分配、可修復RDL或結構做出調整而定製地、唯一地，或適應性地、即時地判定新的修復RDL設計92。可以藉由改變後續形成的第二導電區段200的定位及位置而對可修復RDL設計92的部分(諸如，第二導電區段200)做出改變。藉由水平地修改同一層上的一或多個特徵，藉由豎直地修改不同層上的一或多個特徵，或藉由前述兩者，可以適應性地更新可修復RDL 92。因此，POSA將瞭解，對於豎直方向上或跨越兩個或更多個豎直間隔開的層中的缺陷260的調解，需要2個或更多層。然而，可以使用任何數目個層，包括3至12層，或者3或更多層。此外，當路線分配的單個層不足以用於封裝的功能及設計時，通常需要路線分配的一層以上但小於完整的第二層，諸如例如，1.3層。在此類情況下，額外的0.7層(可以捨入為完整層)可以用於冗餘結構或可修復RDL部件，冗餘結構或可修復RDL部件可以包括在原始的設計中、形成為封裝的部分，並且隨後視運行中的適應性，或源於在處理裝置或裝置封裝的早期特徵期間的缺陷的自發設計變化的需要而任選地使用。
在給定製造的預計缺陷率的情況下，諸如在半導體裝置封裝時，晶粒置放錯誤通常視為有缺陷封裝的第一主要原因，而路線分配、跡線中的缺陷或RDL缺陷通常視為有缺陷封裝的第二主要原因。舉例而言，在包含9個嵌入式裝置的單個封裝內，可以存在多達10,000個跡線，其中任何一者中的缺陷可以致使完整的零件(例如，成本為$50或更高)有缺陷。另一方面，如本文中所描述的可修復RDL的使用可以允許此類錯誤，甚至10,000個錯誤中的1個對於完整的封裝而言並不致命，並且允許適應性RDL或跡線路線分配，以繞過、避免、修理或以其有他方式減緩有缺陷的(開路或短路) RDL或跡線缺陷。
當製備原始的可修復RDL設計時，如第4圖的第一元件402所示，原始的設計可以經有利地設計以保持路線重分配選項打開，直至裝置/封裝的最後層或上層為止。在依序建置的層中自下部(或較早形成的) RDL層移動，向上移動(或稍晚)，RDL或跡線區段可變得愈來愈短，因為存在較短時間(較小空間及較少後續層/圖案，及較少校正缺陷的機會)。在適應性地創建新的適應性RDL或跡線路線分配的製程中，新設計必須在顯影新路線分配及圖案時即時地(或「在運作中」)滿足電氣約束，並且可以考慮其他區段或冗餘跡線、襯墊、豎直互連或RDL結構的連接。藉由如此實行，原本會致使封裝或部分封裝的裝置不再係良好裝置或已知良好裝置(known good device, KGD)的缺陷可克服。原本價值低、價值降低或沒有價值的有缺陷或不能使用的裝置可以藉由用可修復RDL設計及適應性RDL區段或部件圍繞缺陷運作來使用。
儘管本揭示案包括以不同形式的多個實施例，在以下諸頁中的圖式及所撰說明書中呈現特定實施例的詳情，並且理解本揭示案被視為所揭示的方法及系統的原理的例示，並非意欲限制所圖示實施例的所揭示概念的廣泛態樣。替代地，一般技藝人士應當理解，其他結構、製造裝置以及實例可以替代所提供的結構、製造裝置以及實例或與之混用。在上文描述涉及特定實施例處，應易於顯而易見，可以在不偏離特定實施例的精神的情況下進行多處修改，並且此等實施例及實施方式亦可以應用至其他技術。因此，所揭示的主題意欲涵蓋落入本揭示案的精神及範疇內以及一般技藝人士的知識範疇內的所有此類更改、修改及變化。
10:半導體晶圓或半導體基板 12:底部基板材料 14:半導體晶粒 14a:倒裝晶片裝置 16:鋸道 18:背側或背表面 20:主動表面 22:導電層 26:絕緣層 28:種子層 29:研磨器 30:晶粒附接膜或材料(DAF) 32:鋸片或鐳射切割工具 34:研磨器 38:互連結構 39:側壁 40:空間 41:黏著劑 42:囊封劑 50:面板 62:種子層 68:導電層 70:基板 70a:模製基板 71a:頂側襯墊 71b:底側凸塊 74:通孔 74a:豎直導電互連 75:UBM襯墊 80:增建互連結構 90:重佈線層(RDL) 100:跡線 102:第一末端 104:第二末端 106:跡線 120:UBM襯墊 130:導電結構 140:晶粒或嵌入式裝置 160:晶粒或嵌入式裝置 180:第一導電區段或第一金屬層 200:第二導電區段或第二金屬層 202:短路連接部分 220:豎直導電互連 230:豎直導電互連 260:缺陷 262:短路缺陷 264:開路缺陷 270:金屬軌跡或空間 272:冗餘的金屬跡線 280:有缺陷跡線 284:路線重分配跡線 400:元件 402:元件 404:元件 406:元件 408:元件 410:元件 412:元件 T1.1:跡線 T1.2:跡線 T1.3:跡線 T1.4:跡線 T1.5:跡線 T1.6:跡線 T2.1:跡線 T2.2:跡線 T2.3:跡線 T2.4:跡線 T2.5:跡線
第1A圖圖示具有底部基板材料的半導體晶圓或半導體基板。
第1B圖圖示半導體晶圓的部分的橫截面視圖。
第1C圖展示半導體晶圓的單體化。
第1D圖圖示安置在面板或嵌入式晶粒面板內以及形成面板或嵌入式晶粒面板的部分的嵌入式裝置或半導體晶粒。
第1E圖展示面板的部分的橫截面視圖，其中導電層經圖案化並且沉積在囊封劑、互連以及種子層之上，以形成RDL作為互連結構的部分。
第1F圖圖示在晶粒或嵌入式裝置之上形成的跡線的平面圖，類似於第1E圖的右側或左側的橫截面側視所示的半導體晶粒。
第1G圖係在包括在單個封裝內的多個晶粒或嵌入式裝置之上形成的跡線的平面圖，以使得跡線連接第1G圖的左側所示的晶粒(嵌入式裝置)的部分與第1G圖的右側所示的晶粒(或嵌入式裝置)。
第1H圖圖示可以包含可修復RDL的晶片第一半導體裝置的橫截面剖面圖。
第1I圖圖示可以包含可修復RDL的晶片最後封裝的橫截面剖面圖。
第1J圖圖示可以包含可修復RDL的基板或中介層的橫截面剖面圖。
第2A圖亦展示可修復RDL與習知跡線的不同之處在於跡線不是由單個連續的或電氣連接的結構製成(或連續製成)。
第2B圖展示第一層及在檢查跡線的第一層期間識別的短路缺陷，該短路缺陷需要進行校正。
第2C圖圖示跡線或可修復跡線或RDL的部分的示意圖，可修復跡線或RDL的部分經耦接、連接或配置以電氣連續，並且一旦藉由第二(或一或多個)後續添加的RDL跡線區段完全或連續連接，就載運電氣電流或訊號，此舉避免或修改有故障的第一區段(具有開路或短路)，並且將期望的可行第一區段耦接在一起。
第2D圖圖示第2A圖至第2C圖中的平面圖中所示的可修復RDL的橫截面剖面圖。
第3A圖呈現可修復RDL由初始跡線製成的跡線或部分的示意圖，該些跡線或部分與第二區段後續地連接、耦接、圖案化，或電氣共用。
續接第3A圖的第3B圖圖示跡線或部分的示意圖，展示以不同配置的短路及開路缺陷。
第4圖圖示用於創建可修復RDL的方法或製程的流程圖、示意圖或線框。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
400:元件
402:元件
404:元件
406:元件
408:元件
410:元件
412:元件

Claims (20)

  1. 一種形成一可修復重佈線層(RDL)設計的方法，包含以下步驟： 製備一原始的可修復RDL設計； 形成該可修復RDL設計的第一導電區段； 檢查該可修復RDL設計的該些第一導電區段，以偵測製造缺陷； 在該些第一導電區段中偵測到至少一個缺陷；以及 根據一新的定製RDL設計來形成該可修復RDL設計的第二導電區段，以減緩該至少一個缺陷在該些第一導電區段中的不利效應。
  2. 如請求項1所述之方法，其中該至少一個缺陷包含該些第一導電區段的一部分之間的一短路。
  3. 如請求項2所述之方法，其中該短路係藉由形成該些第二導電區段中的至少一者以圍繞該短路形成一新路線分配來修復，該至少一者耦接至先前形成為該原始的可修復RDL設計的部分的一冗餘元件。
  4. 如請求項2所述之方法，其中該缺陷係藉由使用一冗餘的預建置跡線以圍繞該缺陷重分配路線來修復，並且該有缺陷跡線留存為未連接。
  5. 如請求項1所述之方法，其中該至少一個缺陷包含該些第一導電區段的一部分之間的一開路。
  6. 如請求項1所述之方法，其中該些第一導電區段形成在一第一位準處，並且該些第二導電區段形成在與該第一位準豎直地偏移的一第二位準處。
  7. 如請求項1所述之方法，其中該些第一導電區段及該些第二導電區段形成在一相同位準處而並不與該第一位準豎直地偏移，該些第一導電區段與該些第二導電區段側向地偏移。
  8. 如請求項1所述之方法，其中該新的定製RDL設計係在半導體裝置生產期間即時地設計，並且該新的定製RDL設計在即時地設計的同時滿足該RDL的電氣約束。
  9. 如請求項1所述之方法，其中該些第一導電區段包含一總可修復RDL設計長度的80至90%的一範圍內的一長度，其中該可修復RDL設計的該些第二導電區段包括佔據該總可修復RDL設計長度的10至20%的一長度。
  10. 一種可修復重佈線層(RDL)設計，包含： 第一導電區段，該些第一導電區段包含用於半導體裝置的一可修復RDL設計； 一缺陷，該缺陷作為該些第一導電區段的部分；以及 第二導電區段，該些第二導電區段經配置以修復該些第一導電區段中的該缺陷，其中該些第二導電區段提供圍繞該些第一導電區段的該缺陷的路線重分配。
  11. 如請求項10所述之可修復RDL設計，其中該些第一導電區段包含一總可修復RDL設計長度的80至90%的一範圍內的一長度，其中該可修復RDL設計的該些第二導電區段包括佔據該總可修復RDL設計長度的10至20%的一長度。
  12. 如請求項10所述之可修復RDL設計，其中該定製RDL設計當利用該些第一導電區段的該些冗餘跡線時滿足該RDL的電氣約束。
  13. 一種具有可修復重佈線層(RDL)設計的批量裝置，包含： 形成在該批量的該些半導體裝置中的每一者內的一原始的可修復RDL，其中該原始的可修復RDL包含第一導電區段； 該批量中在該些第一導電區段內不包含製造缺陷的一第一半導體裝置； 該批量中在該些第一導電區段內包含至少一個製造缺陷的一第二半導體裝置；以及 用於該些第一半導體裝置的該可修復RDL設計的第二導電區段，該些第二導電區段不同於該第二半導體裝置的該些第二導電區段，其中該第二半導體裝置的該些第二導電區段係根據一新的定製RDL設計來製作，以減緩該至少一個製造缺陷在該些第一導電區段內的不利效應。
  14. 如請求項13所述之具有RDL設計的批量裝置，其中該第二半導體裝置的該些第一導電區段中的該至少一個製造缺陷包含一開路或一短路。
  15. 如請求項13所述之具有RDL設計的批量裝置，其中該第二半導體裝置的該些第二導電區段藉由使用一冗餘的金屬跡線來減緩該至少一個製造缺陷的該些不利效應。
  16. 如請求項13所述之具有RDL設計的批量裝置，其中該第二半導體裝置的該些第二導電區段藉由形成用於該些第二導電區段的一部分上而非該些第一導電區段的一部分上的導電訊號的一途徑來減緩該至少一個製造缺陷的該些不利效應。
  17. 如請求項13所述之具有RDL設計的批量裝置，其中該短路阻斷一連接，並且該短路係使用預建置至該RDL中的冗餘跡線來修復。
  18. 如請求項13所述之具有RDL設計的批量裝置，其中該缺陷係藉由使用一冗餘的預建置跡線以圍繞該缺陷重分配路線來修復，並且該有缺陷跡線留存為未連接。
  19. 如請求項13所述之具有RDL設計的批量裝置，其中該些第一導電區段形成在一第一位準處，並且該些第二導電區段形成在與該第一位準豎直地偏移的一第二位準處。
  20. 如請求項13所述之具有RDL設計的批量裝置，其中該些第一導電區段及該些第二導電區段形成在一相同位準處而並不與該第一位準豎直地偏移，該些第一導電區段與該些第二導電區段側向地偏移。
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