CN111095527A - 用于多管芯互连的装置和方法 - Google Patents

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菲利普·费洛里托
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Sirolibosch Systems
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Abstract

一种具有多个互连管芯的半导体和制造该半导体的方法，该方法包括：提供半导体衬底，该半导体衬底具有形成在半导体衬底内的多个不同管芯，以及在多个不同管芯中的多对相邻管芯之间形成的多个切割线；以及通过光刻系统制造在多个管芯中的相邻对管芯之间延伸的多个管芯间连接。

Description

用于多管芯互连的装置和方法
相关申请的交叉引用
本申请要求享有于2017年7月24日提交的第62/536,063号美国临时申请的权益，该美国临时申请通过此引用以其整体并入。
技术领域
本文描述的发明总体涉及计算机芯片架构和制造领域，更具体地说，涉及新的并且有用的计算机芯片架构以及计算机芯片架构领域中的计算机芯片制造方法。
背景
随着人工智能的概念已经被探索了一段时间，人工智能的现代应用已经激增，使得人工智能被集成到许多设备和决策模型中，以改进这些设备的学习、推理、数据处理能力等等。人工智能最明显和最广泛的应用包括机器学习、自然语言处理、计算机视觉、机器人学、知识推理、规划和通用人工智能。
为了变得有效，人工智能的许多上述广泛的应用需要在特定的应用和/或设备(例如，自主车辆、医疗诊断等)中实现的人工智能算法(例如，深度学习算法、递归神经网络算法等)的初始训练中消耗极大的数据集。因为训练中使用的数据集通常非常大，并且底层计算机架构可能不是专门为人工智能训练设计的，所以人工智能算法的训练可能需要底层计算机架构数千小时的数据处理。虽然有可能扩展或增加用于摄取和处理数据集以训练人工智能算法的计算机或服务器的数量，但这种做法通常证明在经济上不可行。
由于捕获了大量数据(诸如源自数十亿次互联网交易、用于计算机视觉的远程传感器等的数据)，在人工智能算法的实现或执行中出现了类似的数据处理问题。现代远程分布式网络服务器(例如，云)和机载计算机处理器(例如，GPU、CPU等)似乎不足以有效地摄取和处理如此大量的数据，以跟上人工智能算法的各种实现。
因此，在半导体领域中且特别是在计算机芯片架构领域中，需要一种先进的计算处理器、计算服务器等，其能够至少是为了实现增强的人工智能算法和机器学习模型的目的，而快速且有效地摄取和处理大量数据。此外，这些先进的计算系统可用于实现改进的数据处理技术和相关或类似的复杂和处理器密集型计算的实现。
在本申请中描述的本发明的发明人设计了一种集成电路架构，该架构允许增强的数据处理能力，并且进一步发现了用于制造集成电路(多个集成电路)、封装集成电路(多个集成电路)、给集成电路(多个集成电路)供电/冷却等的相关方法和架构。
本申请的下述实施例提供了这种先进和改进的计算机芯片架构和相关的IC制造技术。
发明概述
在一个实施例中，一种具有多个互连管芯的半导体，该半导体包括：包括半导体晶圆的衬底；由衬底形成的多个管芯；在多个管芯中的每一个管芯处形成的电路层；以及多个管芯间连接，该管芯间连接通信地连接由衬底形成的不同管芯，其中，多个管芯间连接中的每一个管芯间连接在多个管芯中的每对相邻管芯之间延伸。
在一个实施例中，半导体晶圆包括单一的、整体连续的形式，并且多个管芯由单一、整体连续的形式的半导体晶圆整体且连续地形成。
在一个实施例中，半导体包括多条切割线，其中，多条切割线中的每条切割线位于在多个管芯中的每对相邻管芯之间的衬底处，其中，多个管芯间连接中的每一个管芯间连接在位于多个管芯的每对相邻管芯之间的多条切割线中的一条切割线上方延伸。
在一个实施例中，多个管芯中的每一个管芯包括保护屏障，该保护屏障包括围绕多个管芯中的每一个管芯的有源电路区的密封环。
在一个实施例中，密封环在多个管芯的每一个管芯的电路层与多个管芯中的每一个管芯的侧面和顶面的交叉边缘之间延伸。
在一个实施例中，多个管芯间连接的每一个管芯间连接的每一端延伸到多个管芯的每对相邻管芯的顶面上的定位，并且多个管芯间连接中的每一个管芯间连接操作地连接每对相邻管芯的电路层。
在一个实施例中，半导体包括沿着多个管芯的子集的至少一侧形成、与多个管芯间连接不同的多个外周连接，该多个管芯的子集沿着半导体的外周定位。
在一个实施例中，多个管芯间连接中的每一个管芯间连接包括导电材料，导电材料实现在其上的信号在多个管芯中的相邻管芯的电路层之间的传输。
在一个实施例中，多个管芯间连接中的每一个管芯间连接包括导电材料，导电材料与在每个管芯的电路层上形成管芯内连接的导电材料相同。
在一个实施例中，多个管芯与衬底一体形成，并保持与衬底成为一体，而不将多个管芯中的每一个管芯彼此切开。
在一个实施例中，多个管芯包括：(i)限定半导体衬底的内部的第一子集的内部管芯，其中，第一子集的内部管芯具有与相邻管芯沿着第一子集的管芯的所有侧面的管芯间连接；(ii)第二子集的外周管芯，第二子集的外周管芯限定半导体衬底的外周，其中，第二子集的外部管芯中的每个管芯的至少一侧在没有管芯间连接的情况下形成。
在一个实施例中，一种制造具有多个互连管芯的半导体的方法，该方法包括：提供半导体衬底，该半导体衬底具有形成在半导体衬底内的多个不同管芯，以及在多个不同管芯中的多对相邻管芯之间形成的多个切割线；以及通过光刻系统制造在多个管芯中的相邻对管芯之间延伸的多个管芯间连接。
在一个实施例中，制造半导体的方法包括在多个管芯的每一个管芯处提供保护屏障，该保护屏障包围多个不同管芯中的每一个管芯的非制造表面。
在一个实施例中，制造半导体的方法包括识别半导体衬底中的包括多个管芯的阵列或子集的最大可用几何形状；以及仅在识别的最大可用几何形状内在多个管芯之中的每一个管芯处制造电路层。
在一个实施例中，制造半导体的方法包括在多个管芯中的每一个管芯上制造一个或更多个电路层。
在一个实施例中，多个管芯间连接中的每一个管芯间连接从每个相邻对管芯中的第一管芯的第一电路区延伸到每个相邻对管芯中的第二管芯的第二电路区。
在一个实施例中，制造多个管芯间连接包括：设置管芯倍缩掩模偏离每个相邻对管芯中的每个管芯的中心的定位；设置与每个相邻对管芯中的第一管芯的第一电路区的第一电路区和每个相邻对管芯中的第二管芯的第二电路区重叠的管芯倍缩掩模，其中，管芯倍缩掩模包括用于形成多个管芯间连接的几何形状；以及在将管芯倍缩掩模设置到位的时候，通过光刻系统曝光管芯倍缩掩模，从而形成在相邻对管芯之间的多个管芯间连接。
在一个实施例中，制造多个管芯间连接包括：将第一管芯倍缩掩模的定位设置成以每个相邻对管芯中的第一管芯为中心；将第二管芯倍缩掩模的定位设置成以每个相邻对管芯中的第二管芯为中心，其中，第二管芯倍缩掩模的定位与第一管芯倍缩掩模的一部分重叠，并且其中，第一管芯倍缩掩模和第二管芯倍缩掩模包括用于形成在每个相邻对管芯之间的多个管芯间连接的几何形状；在将第一管芯倍缩掩模设置到位的时候，通过光刻系统曝光第一管芯倍缩掩模，从而形成在相邻对管芯之间的多个管芯间连接之中的每个管芯间连接的第一部分；以及在将第二管芯倍缩掩模设置到位的时候，通过光刻系统曝光第二管芯倍缩掩模，从而形成在相邻对管芯之间的多个管芯间连接之中的每个管芯间连接的第二部分。
在一个实施例中，曝光第二管芯倍缩掩模构建包括导电材料的第二层的第二部分，第二部分与包括导电材料的第一层的第一部分重叠，并且多个管芯间连接中的每一个管芯间连接由第一层和第二层的重叠限定。
在一个实施例中，相对于第一层和第二层中每一层的非重叠部分的非重叠部分的宽度，缩小第一层和第二层的重叠部分的宽度。
附图简述
图1是根据本申请的一个或更多个实施例的系统100的示意图；
图2是根据本申请的一个或更多个实施例的方法200；
图3A-3D示出了根据本申请的一个或更多个实施例的没有互连的和有互连的半导体衬底的几个示意图；和
图4A-4G示出了根据本申请的一个或更多个实施例的在曝光工艺和尺寸减少期间半导体衬底的几个示意图。
优选实施例的描述
本申请的优选实施例的下列描述并不旨在将本发明限制于这些优选实施例，而是使得本领域的任何技术人员能够制造并使用这些发明。
概要
传统的集成电路制造商可以制备单个硅晶圆，其中在硅晶圆上形成许多管芯。一旦每个管芯都形成在硅晶圆上，集成电路制造商然后可以通过物理切割晶圆并将每个管芯分别封装到芯片中，使硅晶圆上的每个管芯分离。在某些情况下，制造商可以将这些不同或分离的芯片中的几个芯片安装到同一印刷电路板(PCB)上以形成组件，并在不同芯片之间提供连接使得它们可以在整个PCB组件之间通信。芯片之间的通信连接通常可以在PCB上找到。然而，当以这种方式制造多芯片PCB时，在其之上的不同芯片之间的通信会受到不同芯片之间给定连接中可用的带宽或连接的量的限制，因为芯片经由PCB进行间接通信。与保留于同一片硅或管芯上并在其上通信的芯片相比，在不同片的硅上形成的芯片之间的带宽(例如，片外通信)可能低几个数量级。
本申请的实施例提供了解决传统集成电路的连接、通信和带宽问题(并且主要是由在不同片的硅上制造的集成电路(例如，管芯外集成电路)引起的问题)的技术解决方案。本申请实施例的技术解决方案使得多个管芯能够保持在相同或单个衬底(例如，晶圆)上，而不会在晶圆切割过程中分隔开每个管芯，此外，同时还在单个衬底上的相邻管芯之间建立直接通信连接。因此，本申请的实施例用于提供在单个衬底或晶圆上的管芯到管芯的连接。
然而，得到的衬底具有多个管芯，因此成为非常大的计算机芯片。因此，还必须解决与大芯片上管芯的操作产量、大芯片的封装以及大芯片的供电/冷却相关的许多技术问题。
1.具有管芯间连接的集成电路晶圆
如图1所示，半导体100示出了示例集成电路，集成电路包括衬底110、由衬底110形成的多个管芯120、电路层125、多个管芯间连接130、切割线140和输入/输出连接150。
半导体100可以使用任何合适的光刻系统和/或方法来制造，该光刻系统和/或方法被配置成实现本文描述的方法(包括方法200)的一个或更多个步骤。
半导体100的功能是实现由单个衬底110形成的多个管芯120之间的管芯间通信。在衬底110上的相邻管芯之间形成的管芯间连接130提高了通信带宽，并且能够减少衬底110上的连接的管芯之间的通信延迟，因为在多个管芯120中的每一个管芯之间的通信保持在同一个大管芯上(例如，管芯上通信)。也就是说，在多个管芯120之间形成的管芯间连接130有效地消除了多个管芯120中的第一管芯延伸到管芯外(由于使用中间管芯外电路传输信号，这增加了延迟)以建立与多个管芯120中的第二管芯的通信的需要，因为第一和第二管芯可以利用一个或更多个管芯间连接直接连接，或者至少经由在第一和第二管芯之间的一个或更多个管芯之间建立的中间管芯间连接来间接连接。因此，当至少与不保持在同一衬底(例如，同一晶圆)上的管芯之间的通信相比时，这种配置(多个配置)使得管芯之间的通信和数据处理越来越快。多个管芯120中的每一个管芯都保留在单个衬底110上，并且没有从衬底110切割成单独的管芯以用于单独封装到单独的计算机芯片内。确切地说，在形成时，仅有沿着衬底110的外周的多余管芯(例如，没有设置电路的管芯或者非活动管芯)优选地从衬底110被移除，并且具有多个管芯120的衬底110的剩余部分(例如，活动管芯)可以与衬底110形成预定形状(例如，矩形形状)。得到的衬底110在被减少以除去多余管芯以及可能随后的一个或更多个附加的微调或IC生产工艺之后，随后可以被封装到板(例如，印刷电路板(PCB)或有机衬底)上。
衬底110优选地是晶圆或面板，管芯在其中和/或其上具有电路层125，有源微电子器件可以构建在电路层125上。电路层通常在管芯上限定一个或更多个表面，在该表面上可以使用光刻系统制造电路和各种微电子器件。衬底110优选由硅材料(例如，纯硅)形成，但是可以附加地或替代地由任何合适的材料(包括二氧化硅、氧化铝、蓝宝石、锗、砷化镓、硅锗合金、磷化铟等)形成。衬底110可以是原始晶圆。或者，衬底110可以包括形成于其中的一个或更多个层，其中，这一个或更多个层可以包括但不限于光致抗蚀剂、介质材料和导电材料。光致抗蚀剂是光敏材料，其可以包括可以通过光刻系统图案化的任何材料。光致抗蚀剂可以是正性光致抗蚀剂或负性光致抗蚀剂。
因此，衬底110可以由可用于制造具有不同直径和形状的集成电路的任何半导体材料薄片形成，但是优选地，衬底110形成为圆形并且具有300mm的直径。
光刻系统可以指使用光将倍缩掩模(reticle)的图像印刷到衬底(例如，晶圆)上的任何光刻系统。光刻系统可以是扫描投影系统或步进扫描系统(也可以可选地被称为扫描仪或步进器)。光刻系统可以包括任何合适的曝光系统，包括在光学光刻、电子束光刻、X射线光刻等中的一种或更多种。
微电子器件(诸如晶体管、二极管、各种电路等)可以使用光刻工艺(例如，光学光刻等)形成在衬底110中和/或衬底110上。
多个管芯120中的每一个管芯可以是在其上可以制造电路的半导体材料块。多个管芯120中的每一个管芯可以通过衬底110的硅材料的、或者衬底110上硅材料的曝光工艺形成，并且通常是矩形或正方形的。然而，应当注意，管芯120可以呈现任何合适的形式，包括任何几何和非几何形式。除了在衬底减少工艺期间从衬底110去除的多余管芯之外，多个管芯120没有从衬底110被切割或切块成单个管芯。
另外，多个管芯120中的每一个管芯都包括对准点(优选位于每个管芯的中心)。光刻系统的步进器可以使用对准点，在曝光工艺之前参考多个管芯120中的每一个管芯，对准光掩模和/或光倍缩掩膜。此外，多个管芯120中的每一个管芯可以包括围绕或覆盖除了每个管芯的电路层(例如，电路制造表面)之外的每个管芯的外周(周界)的密封环。因此，密封环可以设置在每个管芯的侧表面上，该侧表面在相对于衬底110的表面的法线方向(即，垂直方向)上延伸，并且该密封环还位于切割线140附近。另外，或者可选地，围绕每个管芯的密封环的一段(a section)可以形成于紧邻每个管芯的每个侧面和顶面相交处的边缘的每个管芯的顶面处。在这样的实施例中，密封环可以额外地紧邻每个管芯在顶面处的该相交边缘、但是未到达每个管芯的电路层125而形成。也就是说，密封环可以额外地覆盖在管芯的电路层125的外周和顶面与管芯的每个相对侧面相交的边缘之间的管芯区域。每一个管芯的电路层125可以包括在每个管芯的顶面(或底面，这取决于视角)上形成和/或定位的有源电路。密封环优选地用于阻止或减轻半导体100的结构中的损坏和/或裂纹向相应管芯120的传播。否则，结构中的裂纹和/或损坏将允许污染物进入管芯的有源区(例如，有源电路层等)，并且潜在地改变管芯的功能和/或性能，包括撕裂电和/或半导体连接。
如图3C所示，多个管芯间连接130用于在衬底110上的多个管芯120中的两个管芯之间连接至少任意两个电路(例如，管芯间连接可以分别连接两个管芯的发射电路和接收电路)。也就是说，每个管芯间连接130可以形成或提供为从位于衬底110上的第一管芯延伸到第二管芯。优选地，管芯间连接130可以形成在两个相邻管芯之间。每个管芯间连接可以由具有一定长度的材料以及这一具有一定长度材料的每个相应端处的端点(例如，两个端点)形成，其中，管芯间连接的每个相应端点可以终止于衬底110上不同管芯的电路层。因此，管芯间连接的每个相应端点可以用于延伸到一对管芯(优选是相邻的两个管芯，但可以是任意两个管芯)的表面上的定位，超过该一对管芯之中的每个管芯上的密封环的定位。
在以矩形或类似的几何形状或基本上是几何形状的形式形成管芯的情况下，管芯间连接130可以在两个相邻管芯的两个平行或基本上平行的表面之间延伸。因此，根据管芯在衬底110上的管芯阵列中的定位，多个管芯120中的单个管芯有可能连接到多于一个管芯。当定位在衬底110的内部时，多个管芯120中的单个管芯可以与具有这样的至少一个表面的四个其他管芯相邻：这至少一个表面平行于在其中可以形成一个或更多个管芯间连接130的单个管芯的四个侧表面中的一个侧表面。应当理解，尽管在优选实施例中描述了管芯可以形成为矩形(或其他多边形)，但是管芯可以以适合于制备包括非传统、非几何或非多边形形状的集成电路的任何形状或方式形成。
多个互连130(全局导线)优选地是用于在两个管芯之间传导信号的导线或迹线。多个互连130优选由用于在单个管芯的电路元件之间形成管芯内连接(或局部导线)的相同导电材料形成。另外，或者可选地，多个管芯间连接130可以由任何合适的导电材料形成，该导电材料可以与在管芯上形成其他导线的材料相同或者不同，或者可以与在管芯上形成电路的材料相同或者不同。
在第一实施方式中，多个管芯间连接130可以通过将光刻系统的步进器从单个管芯的中心或对准点偏移预定距离来形成，其足以允许对两个相邻管芯且在两个相邻管芯之间执行曝光，而不是曝光聚焦于单个管芯的电路层125。因此，可以在切割线140上方形成提供管芯间连接130的曝光(多个曝光)。另外，管芯间连接130的端点可以定位或形成于相对于管芯的密封环的位置的内部定位。因此，尽管管芯间连接130可以形成于两个管芯之间的任何合适位置，但是管芯间连接通常可以形成为使得管芯间连接130的相应端点位于该管芯间连接所终止在其上的管芯的密封环的内部，使得管芯间连接130的每个相应端点位于在密封环和相应管芯的中心之间的某个位置。在优选实施例中，管芯间连接的每个相应端点可以位于一对互连管芯的每个相应管芯的电路层125上。然而，应当注意，各个端点可以位于每个管芯的电路层125的前面，但是仍然超过密封环的定位向内朝向管芯的中心。
在第二实施方式中，可以使用多重曝光(multi-exposure)工艺来形成多个管芯间连接130，其中，用于创建电路层和管芯间连接130的曝光在多次曝光光致抗蚀剂层的同时保持对准。当对准时，被配置用于创建管芯间连接130的曝光优选地具有比管芯(稍微)更大的几何形状和/或尺寸。这样，管芯的具有管芯间连接130的这个区域可以被多次曝光(例如，双重曝光)。
因此，在一些实施例中，用于创建管芯间连接130的第一实施方式和第二实施方式可以组合，以在整个同一衬底110上实现管芯间连接。
切割线140(或锯道(saw street))用于指示衬底110上两个不同管芯之间的、衬底110通常被切割以形成单个管芯的位置。切割线140通常可以位于一对管芯或相邻管芯之间的中心，并且在许多情况下具有与用于切割晶圆等的锯的宽度相似的宽度。因此，每个切割线140可以沿着半导体110的表面纵向和/或横向延伸，并且通常平行于或基本平行于管芯的侧表面延伸。在优选实施例中，在切割线140上或上方不会形成电路或其他设备元件，因为这些元件很可能在衬底110的切割过程中被切断或损坏。然而，在传统的管芯生产工艺中，一些测试结构或测试设备可能存在于切割线附近或切割线处，并且这些测试结构可以用于在将晶圆上的管芯切割成单个工件之前测试电路或工艺。
输入/输出(I/O)连接150(或扇出)优选地使得半导体100的互连管芯120的阵列能够与管芯外设备和/或半导体100外部的设备相互作用。优选地，可以沿着多个管芯120的一个或更多个侧面形成和/或布置I/O连接150。在这样的优选实施例中，可以沿着多个管芯120的一侧(在这一侧，多个管芯120没有相邻的管芯)形成I/O连接150。也就是说，多个管芯120可以包括形成多个管芯120的内部的管芯子集，以及形成多个管芯120的外周的管芯的另一子集。虽然在一些实施例中，形成多个管芯120的外周的管芯子集在一个或多个侧面处具有与相邻管芯的管芯间连接，但是这些外周管芯也可以具有与相邻管芯没有管芯间连接的侧面，因为在这些外周管芯之外没有其他管芯。
I/O连接150可以使用与在制造管芯间连接120中使用的曝光技术和/或导电材料相同的曝光技术和/或相同的导电材料来形成。应当注意，I/O连接150可以使用任何合适的方法和/或信号传输材料来制造。
2.生产具有管芯间连接的集成电路晶圆的方法
如图2所示，用于生产或制造具有多个管芯和多个管芯间连接的大的半导体的方法200包括提供半导体衬底S210，在衬底的多个管芯上制造一个或更多个电路层S220，制造多个管芯间连接S230，以及减小半导体衬底的尺寸。方法200可以任选地或可选地包括识别衬底的最大正方形S215，提供管芯的自校正机构S222，以及提供包围多个管芯的部分的保护屏障S225。
通常，方法200实现了用于大型集成芯片的大型管芯的制造。方法200提供晶圆，在该晶圆上形成多个管芯，并且这些管芯保持在同一晶圆上。也就是说，经由光刻工艺在其上提供电路的多个管芯不会被单独地或成组地切割或切块而与晶圆上的多个管芯中具有电路的任何其他管芯分离。该方法提供管芯间(例如，在管芯之间)连接技术，该技术允许在晶圆上的至少两个管芯之间制造或安装信号导线或迹线。方法200可以在晶圆上存在的全部或基本上全部管芯对之间实现管芯间连接技术，使得可以实现整个板上任意两个管芯之间的通信。这种方法和所产生的配置的技术优势是增强了多个互连管芯之间的通信带宽并减少了通信延迟。这是因为在晶圆上的每对管芯之间建立的管芯间连接使得直接或有时候间接的通信信道保持在管芯上(如前面章节1所讨论的)而不是管芯外。因此，这种配置使得能够比传统芯片架构处理数据快了多个数量级(例如，提高吞吐量)。另外，方法200的一个或更多个实施方式在不使用本领域已知的拼接技术的情况下实现了管芯间连接。
包括提供衬底的S210用于向光刻系统提供衬底以构建集成电路。衬底优选是晶圆，但是可以是可用于制造半导体器件(诸如面板等)的任何半导体材料。提供给光刻系统的晶圆可以是范围从25mm到450mm的任何标准尺寸的晶圆或非标准尺寸的晶圆。S210可以将晶圆提供给光刻系统的晶圆台或其他晶圆安装表面。
在一个示例中，S210可以提供尺寸大约300mm的圆形或基本圆形的晶圆。在这样的示例中，晶圆优选包括多个管芯，每个管芯的总尺寸为17.1×30.0mm(例如曝光节距(exposure pitch))，如图3A所示。然而，晶圆的可曝光表面可以略小于管芯的总曝光节距。晶圆的可曝光表面可以包括晶圆的任何或所有表面部分；然而，在优选实施例中，可曝光表面优选包括适合最佳(或选定)几何形状(例如矩形、正方形等)的晶圆表面。另外，或者可选地，在每对管芯之间(沿着管芯的平坦表面)可以包括切割线，该切割线指示在不损坏管芯的情况下锯可以用于安全切割晶圆的位置。应当注意，尽管提供给光刻系统的每个晶圆可以包括切割线或识别切割线，但是该方法优选避免单独切割晶圆从而将具有电路制造的管芯分离成单独的管芯。确切地说，晶圆的切割线可用于从晶圆中减少多余(或未使用的)管芯，同时保持晶圆的具有电路制造的管芯。也就是说，一旦多个管芯已经曝光并且可以为后续工艺(诸如封装等)做好准备，沿着晶圆外周的切割线可以用于将晶圆减小到最佳或选定的几何形状。
S210还可以提供保护屏障或密封环，其包围晶圆的多个管芯中的每个管芯的非制造表面(多个非制造表面)或非电路层。密封环的尺寸可能会附带地少量减少多个管芯中每一个管芯的可用电路制造表面。在一些实施例中，保护屏障可以不沿着形成其外周的多个管芯的子集的外侧表面形成。
在对晶圆进行曝光之前，S215可选地包括识别晶圆的最大可用几何形状。晶圆的多个管芯中的每一个管芯的优选几何形状优选为矩形(或正方形)。在这种情况下，S215用于识别将在每个管芯上的电路制造期间使用的管芯的最大正方形阵列。例如，典型的300mm晶圆可以包括总数为总共一百(100)个管芯。在这样的示例中，在识别管芯的最大正方形阵列时，S215可以仅识别12管芯×7管芯的正方形配置中的八十四(84)个完整管芯，如图3B所示。这种正方形配置的技术优势在于，利用正方形配置，实现人工智能(AI)机器学习算法等的工作负载变得更容易。
因此，如图3B所示，S215用于识别将要用于电路制造的晶圆的最佳制造区域(包括完整管芯)，并因此识别出晶圆的最佳制造区之外的、将在减少工艺中从晶圆中被切割的晶圆区域。
包括形成电路层的S220用于通过使用光刻系统曝光多个管芯中的每一个管芯的表面，在晶圆的(如S215中定义的)制造区中的多个管芯中的每一个管芯上产生一个或更多个电路层。多个管芯中的每一个管芯的电路层可以形成为包括任意数量和类型的电路和/或微电子器件，诸如多个逻辑器件和晶体管。每个管芯的电路层的逻辑器件可以包括对于给定管芯的正常操作逻辑，以及允许晶圆上的给定管芯自我修复的冗余逻辑器件。
可选地包括向管芯提供自校正机构的S222用于向管芯的电路层提供逻辑器件，该逻辑器件用于减轻与具有多个互连管芯的大晶圆相关联的产量问题。在传统的芯片制造工艺中，在晶圆上形成的每个管芯可以被切片并且单独封装成单个芯片。因此，如果单个芯片以某种方式发生故障，则故障被隔离到单个芯片。这在多芯片板的情况下可能是理想的。相反，在本申请的优选实施例中，在单个大晶圆上保持(即，不切片)多个管芯。在这样的实施例中，当单个大的多管芯晶圆上的一个或更多个管芯发生故障时，一个或更多个管芯的故障可能影响或传播到相邻和/或间接互连的管芯。在这种情况下，由于多个管芯的互连以及针对信号吞吐量对连接的管芯的依赖，单个大的多管芯晶圆上的一个或更多个管芯的故障可能在整个单个大的多管芯晶圆上加重。
因此，单个大的多管芯晶圆的单个管芯或更多个管芯的故障可能会严重降低大晶圆的产量。为了解决这个技术问题，S222用于在每个管芯内制造和/或提供自校正机构，该机构用于校正每个管芯出现的问题。优选地，自校正机构包括逻辑器件(诸如冗余逻辑器件)，其用于使管芯能够自修复故障，或者至少通过由冗余逻辑器件提供的不同机构继续运行。
S220包括向光刻系统的步进器或扫描仪提供对于多个管芯中的每一个管芯所期望的每一层电路的光倍缩掩膜或光掩模。光掩模可以用于用光源特定地曝光提供给每个管芯的制造表面的光致抗蚀剂层中的某些几何形状。如同在传统光刻工艺中一样，光致抗蚀剂层的曝光部分可以被蚀刻或冲洗掉，同时保持剩余的未曝光区域。未被蚀刻掉的剩余硅层可以用于限定电路层。在优选实施例中，用于将几何形状曝光到晶圆的光致抗蚀剂层上的光掩模具有与单个管芯的相似或匹配的形状和尺寸。在这种情况下，使用给定的光倍缩掩膜的单次曝光可能通常足以在晶圆上的给定管芯的制造表面上限定电路层。然而，如下面关于管芯间连接或导线的曝光和制造所讨论的，可能使用放大的光倍缩掩膜，该光倍缩掩膜能够曝光管芯的制造表面或区内的电路层并且附加地和/或单独地曝光在一对管芯之间的区域以提供管芯间连接(例如，添加信号线)。
可选地，包括提供保护屏障或密封环的S225用于曝光晶圆上给定管芯周围的区域，以保护管芯免受可能渗透到管芯内的潜在污染。密封环另外可以用于限定对于给定管芯的制造区，因为管芯的未被密封环包围的区域通常可以用于沉积用于制造电路的材料。在许多情况下，管芯的制造区可以是管芯的垂直于光刻系统的曝光设备的表面。然而，应当注意，给定管芯的任何表面都可以用作合适的制造表面。
保护屏障的提供(S225)可以优选地与管芯的电路层的制造同期(例如，同时)进行。另外，或者可选地，可以向管芯提供保护屏障，以避免或减少来自各种芯片制造工艺(诸如晶圆减少工艺等)的任何潜在污染。在几个实施例中，密封环限定了管芯内的区域(例如，电路层)，在该区域上，电路和其他设备可以形成在管芯上。另外，由密封环限定的该区域还可以容纳管芯间连接的一个或更多个端点(例如，管芯间连接的端点可以形成在由密封环的内部区域限定的电路层上)。
包括制造多个管芯间连接的S230用于提供在管芯对中的第一管芯的第一电路区的电路层和同一管芯对中的第二管芯的第二电路区之间的连接和/或通信手段。管芯间连接可以指或涉及在同一晶圆上两个管芯之间建立的物理连接。在优选实施例中，管芯间连接可以包括从第一管芯的电路延伸到第二管芯的电路的单个导线或迹线。优选地，使用用于制造晶圆上多个管芯中的每一个管芯的电路层和管芯内(例如，管芯导线内)连接的相同光刻系统来建立管芯间连接。也就是说，可以通过实施光刻系统来曝光管芯之间的区域来在管芯之间制造管芯间连接，该区域还包括管芯中每一个的限定了管芯之间的区域的表面部分。
S230可以在使用光刻系统制造管芯内连接之前或之后实施。可选地，芯片内导线和管芯间连接的曝光和制造可以同期或同时进行。优选地，一旦管芯的电路层(多个电路层)以及管芯的芯片内导线完成，S230就实现管芯间连接的曝光和制造。以这种方式，光刻系统可以仅在管芯的电路和导线就位之后才必须调整其相对于管芯的定位。以这种方式，光刻系统不需要重新对准管芯的中心或对准点(多个对准点)。
S230包括向光刻系统的步进器或扫描仪提供光倍缩掩膜，该光倍缩掩膜包括用于曝光光致抗蚀剂层等以制造管芯间连接的几何形状。每个管芯间连接的几何形状可以足够长，以从第一管芯的一个表面延伸到第二管芯的第二表面。因此，给定管芯间连接的范围或长度尺寸可以(部分)取决于使用管芯间连接通信连接的两个管芯的电路表面之间的节距或距离。
另外，或者可选地，S230可以包括使用多个光掩模实现的多次曝光，以实现一对管芯的不同电路之间的连接。在一些情况下，可能必须提供比一些管芯间连接在高度上延伸得更高和/或在长度上延伸得更长的管芯间连接。
优选地，S230用于通过曝光衬底上每对管芯之间的区域来提供管芯间连接，使得每个管芯间连接的端部跨在管芯的单个环上。也就是说，管芯间连接的每一端可以被制造成使得其位于正在连接的相应管芯对的相应密封环的封装的内部。
由于S230用于提供在未分割的衬底上的管芯对之间的管芯间连接，因此管芯间连接的每一个被制造成使得管芯间连接的延伸部分在切割线上方延伸，该切割线与一对管芯的侧表面平行地并在这对管芯之间延伸。
另外，S230可用于配置光刻系统，以实现用于在管芯的电路层或电路制造区之外制造管芯间连接的曝光。
在一个实施方式中，不改变光掩模的尺寸的情况下，S230用于配置光刻系统相对于晶圆的平坦表面沿着X-Y轴在偏移定位中移动，以便定位限定管芯间连接的几何形状的光掩模，如图4A所示。通常，光刻系统被配置成与每个管芯的一个或更多个对准点对准。因此，在光刻工艺期间，用于曝光电路几何形状的光掩模的中心点与多个管芯的中心点对准，同时仍然允许每个个体的偏移曝光，以在相邻的一对管芯之间形成管芯间连接。在一些实施例中，提供用于曝光的光的光源的中心点可以额外地与光掩模以及管芯的中心点对准。另外，或者可选地，可以存在用于对准管芯、光掩模和光源的几个对准点。
此外，在该实施方式中，S230可以将光刻系统配置成在单个管芯的多个方向上偏移特定节距，以便在与单个管芯相邻的管芯之间曝光。例如，在给定管芯位于晶圆内部的情况下，给定管芯可以包围多达四个或更多个附加管芯。因此，在给定管芯和周围管芯之间建立连接，光刻系统可以被配置成以从给定管芯的中心或对准点偏移的方式移动。因此，在这个示例中，光刻系统可以在正和负Y方向上移动相同的节距，并且在正和负X方向上移动相同的节距，以在给定管芯和周围管芯之间建立管芯间连接。因此，S230可以用于根据存在于给定管芯和周围管芯之间的管芯间连接区的数量来不同地配置光刻系统。
在第二实施方式中，S230可用于提供较大光掩模，其足够大到使得可在存在于管芯之间的管芯间连接区中进行曝光，而不是相对于管芯偏移光掩模或光刻系统的定位。如前所述，管芯间连接区可以另外包括管芯的电路制造区的一些部分。以这种方式，如果光掩模足够大，有可能曝光给定管芯周围的所有管芯间连接区，使得可以同时沉积管芯间连接材料的沉积物，以建立给定管芯与多个周围管芯的连接。
另外，或者可选地，光掩模可以相对于至少一侧(或者光掩模的多于一侧但不是所有侧)被扩大，使得在该光掩模必须被另一光掩模替换之前，可以对给定管芯的至少一侧(例如右侧)进行管芯间连接的曝光，该另一光掩模被设计用于给定管芯的另一侧(例如左侧)的管芯间连接的曝光。另外，或者可选地，光掩模可以相对于所有侧面被扩大，使得可以对给定管芯的所有侧面进行管芯间连接的曝光(例如，多重曝光工艺)。
在第三实施方式中，S230可以用于配置光刻系统和/或提供产生具有不同拓扑的曝光的光掩模。例如，S230可以配置光刻系统和/或提供光掩模，该光掩模实现了星形拓扑曝光，该星形拓扑曝光允许在星形拓扑配置中的多个管芯之间制造管芯间连接。
另外，或者可选地，S230可以配置光刻系统，以提供用于制造管芯间连接的、或者在对准和/或工艺特征上方的曝光，这些特征可以位于密封区和/或晶圆上的一对管芯之间的区中。因此，在一些实施例中，管芯间连接被制造在避免阻挡访问对准和工艺特征的位置处，该对准和工艺特征使得能够测试和对准晶圆和/或其他处理设备。
在第四实施方式中，S230可用于配置光刻系统，以调整光刻系统的光源的角度定位，从而通过光掩模投射光，以将用于管芯间连接的几何形状曝光到半导体衬底上。在这种实施方式中，光掩模可以保持与管芯的原始对准(例如，电路制造对准)，并且因此，光掩模的偏移或重新定位可能不是必需的。
在第五实施方式中，S230可用于实施拼接技术，以制造相邻对管芯之间的多个管芯间连接中的每一个管芯间连接。在优选实施例中，S230可用于将第一光倍缩掩膜设置成在相邻管芯对中的第一管芯上方居中定位，并将第二光倍缩掩膜设置成在该相邻管芯对中的第二管芯上方居中定位，如图4E-4F中的示例所示。在这样的优选实施例中，第一光倍缩掩膜和第二光倍缩掩膜可以具有重叠部分，该重叠部分至少在相邻的一对管芯之间的一个区(例如，切割线区等)处重叠。
在这样的第五实施方式中，一旦第一光倍缩掩膜被设置到位，S230就可以用于使用光刻系统曝光第一光倍缩掩膜，并且一旦第二光倍缩掩膜被设置到位，S230就可以用于曝光第二光倍缩掩膜。优选地，第一和第二光倍缩掩膜包括互补的几何形状，用于以重叠的方式将管芯间连接拼接在一起。也就是说，第一光倍缩掩膜可以包括用于制造第一部分的第一几何形状，该第一部分包括用于给定管芯间连接的第一导电材料层。第二光倍缩掩膜可以包括用于制造第二部分的第二几何形状，该第二部分包括用于给定管芯间连接的第二导电材料层。在第二光倍缩掩膜的第二曝光之后，第二部分可以用于与第一部分重叠，从而在相邻的一对管芯之间产生复合的或拼接的管芯间连接。
优选地，相对于最接近或位于第一管芯上的第一部分的近端的宽度，第一部分的远端处的宽度可以被缩小。类似地，相对于最接近或位于相邻对的第二管芯上的第二部分的近端的宽度，第二部分的远端处的宽度可以被缩小。第一部分和第二部分的相应段可以定位成使得它们重叠并接合在一起，如通过图4G中的示例的方式所示。一旦接合，接合部的重叠段处的导电材料可以起到膨胀的作用，以实现与每个相应部分的近端处的宽度相同或基本相同的宽度。
如图4B所示，S230还可用于配置光刻系统，以曝光半导体衬底的外周处的多个管芯的外周界，用于制造到系统的连接(例如，扇出、管芯到系统互连，如图3D所示)。如图3Bs所示，所得到的管芯到系统互连可以从半导体衬底的外周上的管芯跨越，以与可能位于衬底之外的一个或更多个系统部件连接。
包括减小半导体衬底的尺寸的S240用于将半导体减小到包括具有电路和管芯间连接以及管芯到系统互连的多个管芯的尺寸。半导体衬底的总体减小尺寸通常可以在S215中确定，并且可以稍微调整以包括管芯到系统互连，如图4C所示。结果，S240从半导体衬底切下多余或未使用的管芯，并针对额外的计算机芯片制造工艺(例如，芯片封装等)提供减少的半导体衬底，如图4D所示。
应当理解，方法200是示例性方法，其可以以任何合适的顺序实施，以实现范围内的或者根据本文提供的公开内容可以容易地想到的发明和/或发明的实施例。因此，顺序和过程步骤不应局限于本文提供的示例性顺序。
优选实施例及其变型的方法可以至少部分地被体现和/或实现为被配置成接收存储计算机可读指令的计算机可读介质的机器。指令优选地由计算机可执行部件来执行，该计算机可执行部件优选地与光刻系统以及在处理器和/或据此实施的控制器中的一个或更多个部分集成。计算机可读介质可存储在任何合适的计算机可读媒介上，诸如RAM、ROM、闪存、EEPROM、光学设备(CD或DVD)、硬盘驱动器、软盘驱动器或任何合适的设备。计算机可执行部件优选地是通用或专用处理器，但任何合适的专用硬件或硬件/固件组合设备可以可选地或另外地执行指令。
虽然为了简洁被省略，但是优选实施例包括本文描述的各种方法、装置和系统的每个组合和置换。
如本领域中的技术人员将从先前的详细描述以及从附图和权利要求中认识到的，可在不偏离在所附权利要求中限定的本发明的范围的情况下对本发明的优选实施例进行修改和改变。

Claims (20)

1.一种具有多个互连管芯的半导体，所述半导体包括：
衬底，所述衬底包括半导体晶圆；
多个管芯，所述多个管芯由所述衬底形成；
电路层，所述电路层在所述多个管芯中的每个管芯处形成；
多个管芯间连接，所述多个管芯间连接通信地连接由所述衬底形成的不同管芯，其中，所述多个管芯间连接中的每个管芯间连接在所述多个管芯中的每对相邻管芯之间延伸。
2.根据权利要求1所述的半导体，其中：
所述半导体晶圆包括单一的、整体连续的形式，并且
所述多个管芯由单一的、整体连续的形式的所述半导体晶圆整体且连续地形成。
3.根据权利要求1所述的半导体，还包括：
多个切割线，其中，所述多个切割线中的每个切割线位于在所述多个管芯的每对相邻管芯之间的所述衬底处，
其中，所述多个管芯间连接中的每个管芯间连接在所述多个切割线中的位于所述多个管芯的每对相邻管芯之间的一条切割线上延伸。
4.根据权利要求1所述的半导体，其中：
所述多个管芯中的每个管芯包括保护屏障，所述保护屏障包括包围所述多个管芯中的每个管芯的外周的密封环。
5.根据权利要求4所述的半导体，其中：
所述密封环在所述多个管芯的每个管芯的电路层与所述多个管芯中的每个管芯的侧面和顶面的交叉边缘之间延伸。
6.根据权利要求4所述的半导体，其中：
所述多个管芯间连接的每个管芯间连接的每一端延伸到在所述多个管芯的每对相邻管芯的有源层上的定位，并且
所述多个管芯间连接中的每个管芯间连接操作地连接每对相邻管芯的电路层。
7.根据权利要求1所述的半导体，还包括：
沿着所述多个管芯的子集中的至少一侧形成与所述多个管芯间连接不同的多个外周连接，所述子集沿着所述半导体的外周定位。
8.根据权利要求1所述的半导体，其中：
所述多个管芯间连接中的每个管芯间连接包括导电材料，所述导电材料实现了在其上的信号在所述多个管芯中的相邻管芯的电路层之间的传输。
9.根据权利要求1所述的半导体，其中：
所述多个管芯间连接中的每个管芯间连接包括导电材料，所述导电材料与在每个管芯的电路层上形成管芯内连接的导电材料相同。
10.根据权利要求1所述的半导体，其中：
所述多个管芯与所述衬底一体形成，并保持与所述衬底成为一体，而不将所述多个管芯中的每个管芯彼此切开。
11.根据权利要求1所述的半导体，其中：
所述多个管芯包括：
(i)第一子集的内部管芯，所述第一子集的内部管芯限定所述半导体衬底的内部，其中，所述第一子集的内部管芯具有与相邻管芯沿着所述第一子集的管芯的所有侧面的管芯间连接；
(ii)第二子集的外周管芯，所述第二子集的外周管芯限定所述半导体衬底的外周，其中，所述第二子集的外部管芯中的每个管芯的至少一侧在没有管芯间连接的情况下形成。
12.一种制造具有多个互连管芯的半导体的方法，所述方法包括：
提供半导体衬底，所述半导体衬底具有：
在所述半导体衬底内形成的多个不同管芯，以及
在所述多个不同管芯中的多对相邻管芯之间形成的多个切割线；以及
通过光刻系统制造在所述多个管芯中的相邻对管芯之间延伸的多个管芯间连接。
13.根据权利要求12所述的方法，还包括：
在所述多个管芯中的每个管芯处提供保护屏障，所述保护屏障围绕所述多个不同管芯中的每个管芯的有源电路区。
14.根据权利要求12所述的方法，还包括：
识别所述半导体衬底中的包括所述多个管芯的阵列或子集的最大可用几何形状；以及
仅在所识别的最大可用几何形状内在所述多个管芯之中的每个管芯处制造电路层。
15.根据权利要求12所述的方法，还包括：
在所述多个管芯中的每个管芯上制造一个或更多个电路层。
16.根据权利要求12所述的方法，其中：
所述多个管芯间连接中的每一个管芯间连接从每个相邻对管芯中的第一管芯的第一电路区延伸到每个相邻对管芯中的第二管芯的第二电路区。
17.根据权利要求12所述的方法，其中：
制造所述多个管芯间连接包括：
设置管芯倍缩掩模偏离每个相邻对管芯中的每个管芯的中心的定位；
设置与每个相邻对管芯中的第一管芯的第一电路区的第一电路区以及每个相邻对管芯中的第二管芯的第二电路区重叠的管芯倍缩掩模，其中，所述管芯倍缩掩模包括用于形成所述多个管芯间连接的几何形状；以及
在将所述管芯倍缩掩模设置到位的时候，通过所述光刻系统曝光所述管芯倍缩掩模，从而形成在相邻对管芯之间的所述多个管芯间连接。
18.根据权利要求12所述的方法，其中：
制造所述多个管芯间连接包括：
将第一管芯倍缩掩模的定位设置成以每个相邻对管芯中的第一管芯为中心；
将第二管芯倍缩掩模的定位设置成以每个相邻对中的第二管芯为中心；
其中，所述第二管芯倍缩掩模的定位与所述第一管芯倍缩掩模的一部分重叠，并且
其中，所述第一管芯倍缩掩模和所述第二管芯倍缩掩模包括用于形成在每个相邻对管芯之间的所述多个管芯间连接的几何形状；
在将所述第一管芯倍缩掩模设置到位的时候，通过所述光刻系统曝光所述第一管芯倍缩掩模，从而形成在相邻对管芯之间的所述多个管芯间连接之中的每个管芯间连接的第一部分；以及
在将所述第二管芯倍缩掩模设置到位的时候，通过所述光刻系统曝光所述第二管芯倍缩掩模，从而形成在相邻对管芯之间的所述多个管芯间连接之中的每个管芯间连接的第二部分。
19.根据权利要求18所述的方法，其中：
曝光所述第二管芯倍缩掩模构建包括导电材料的第二层的所述第二部分，所述第二部分与包括导电材料的第一层的所述第一部分重叠，并且
所述多个管芯间连接中的每个管芯间连接由所述第一层和所述第二层的重叠限定。
20.根据权利要求19所述的方法，其中：
相对于所述第一层和第二层中每一层的非重叠部分的非重叠部分的宽度，缩小所述第一层和第二层的重叠部分的宽度。
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