JP2004172196A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】本方法は、ダイシングを行うためのスクライブ領域によって互いに隔てられた複数のチップ領域を、半導体ウエハに形成する工程と、前記複数のチップ領域に形成される集積回路用のデバイスパターンと、前記デバイスパターンに関するマスクの位置合わせ用のプロセスパターンを、前記半導体ウエハに形成するパターニング工程と、前記複数のチップ領域に形成された集積回路に所定のデータを書き込む書込工程と、前記スクライブ領域に沿って、前記半導体ウエハをダイシングするダイシング工程より成る。プロセスパターンの少なくとも一部は、チップ領域に形成される。
【選択図】 図4
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関連する。
【0002】
【従来の技術】
一般に、半導体装置は、半導体ウエハ上に規定された複数のチップ領域の各々に集積回路を形成し、各チップ領域を隔てているスクライブ領域に沿ってダイシングを行い、個々に分離された集積回路チップを半導体パッケージに搭載し、必要な電気配線を施すことによって製造される。
【0003】
集積回路を形成するためのデバイスパターンは、フォトリソグラフィを利用したパターニング工程を行うことによって形成されるが、この場合に多数のマスク(レチクル)が使用される。多数行われるパターニング工程毎に、マスクに露光光線を照射して、半導体ウエハ上のレジストにマスク・パターンを転写し、不要なレジストを除去して所定の処理工程を行い、次工程に備える。また、半導体ウエハ上のチップ領域の総てに所定のパターンを転写するには、1回の露光(1ショット)では足りず、通常はステッパを用いて多数の露光が行われる。したがって、良好なデバイスパターンを作成するには、これらのマスクが、正確に位置決めされていることを要する。すなわち、前工程と次工程におけるマスクの重ね合わせのずれ又は誤差が小さくなるように配慮しなければならない。
【0004】
このような正確な位置決めを行うために、個々の集積回路自体のパターン(デバイスパターン)に加えて、プロセスパターンと呼ばれる位置合わせ用のパターンもマスクに設けられている。プロセスパターンには、マスクの重ね合わせずれ量を計測するための幾何学的パターン(アライメントパターン)、半導体ウエハにおける位置座標を与えるための検査パターンその他の位置合わせに関連するパターンが含まれ得る。一般に、回路パターンやパッドパターンを含むデバイスパターンはチップ領域に設けられ、プロセスパターンはスクライブ領域に設けられる。
【0005】
デバイスパターンの総てがチップ領域に設けられていると、デバイスパターンの総てが、最終製品である半導体装置に存在することになる。ICカードのようにデータの改ざんや漏洩が厳しく制限されるべき製品用途にあっては、デバイスパターンの総てが最終製品に残存することは好ましくない。例えば、ICカードの不揮発性メモリ(ROM)にデータを書き込むためのパッドに関する配線がそのまま残っていると、これを不正に利用することが懸念されるという問題が生じ得る。
【0006】
このような問題に対処するために、特開平2001−135597号公報(特許文献1)は、半導体ウエハ上に、記憶領域を内蔵するチップ領域、半導体ウエハを切断するためのスクライブ領域、記憶領域にデータを書き込むために外部から電気信号が供給されるパッドを形成し、このスクライブ領域にパッドを形成し、パッドを介してデータを書き込んだ後に、パッドと共に半導体ウエハを切断する発明を開示している。データ書き込み用のパッドは、ダイシング時に裁断され、最終製品には残存しないので、上記の懸念に対処することが可能になる。
【0007】
【特許文献1】
特開平2001−135597号公報
【0008】
【発明が解決しようとする課題】
しかしながら、プロセスパターンだけでなく、デバイスパターンの一部(パッドに関する配線の一部)をもスクライブ領域に設けるとなると、スクライブ領域として確保しなければならない面積が従来よりも大きくなる。このため、半導体ウエハ1枚当たりの収量、コスト及び重ね合わせ精度等の観点から問題が生じ得る。
【0009】
図1は、1回の露光工程で半導体ウエハに転写することの可能な複数のチップ領域及びスクライブ領域の模式図を示す。簡単のため、9個のチップ領域を例にとっているが、実際には1つのレチクル(マスク)の中には多数のチップ領域が存在する。この例では、9個のチップ領域12が3行3列の行列形式に並べられ、各チップ領域12は、スクライブ領域14により隔てられている。言い換えれば、網目状に形成されるスクライブ領域14の狭間に、チップ領域12が位置している。このスクライブ領域14の中に、プロセスパターンに加えて、デバイスパターンの一部を設けることができるならば、上述した問題は生じない。しかしながら、製品によっては、このようにして形成されるスクライブ領域14では足りない場合がある。この場合に、デバイスパターンを省略することはできないので、それを優先してスクライブ領域に形成すると、マスクの位置合わせのためのプロセスパターン用の領域が不足することになる。したがって、このままではマスクの重ね合わせ精度が悪くなってしまう。
【0010】
図2は、このような問題を解決するために、チップ領域12どうしの間隔を広げてスクライブ領域14を拡張した様子を示す。このようにすると、スクライブ領域14の面積は広がるので必要なパターンを形成することができる。しかしながら、この手法には、半導体ウエハ1枚当たりのICチップの収量が少なくなってしまうという問題点がある。
【0011】
図3は、1回の露光工程で転写することの可能な領域又は素子数(レチクルのショットサイズ)を拡大することによって、1ショット内のスクライブ領域14の面積を増やそうとするものである。図1では、1つのスクライブ領域14は、チップ領域3つ分の長さでしかないが、図3では4つ分の長さを有する。このようにすると、図2で言及した収量の低下を招くことなしに、必要なスクライブ領域の大きさを確保することが可能になる。しかしながら、ショットサイズを大きくすることは、それだけ大きな光学系(特にレンズ)を使用する必要があり、新たに導入しなければならない設備に起因して、コストが高くなってしまうという問題点がある。
【0012】
本願課題は、半導体ウエハ上に無駄なく安価にプロセスパターンを形成し、高精度にマスクを重ね合わせることを可能にする半導体装置の製造方法を提供することである。
【0013】
【課題を解決するための手段】
本発明による解決手段によれば、
ダイシングを行うためのスクライブ領域によって互いに隔てられた複数のチップ領域を、半導体ウエハに形成する工程と、
前記複数のチップ領域に形成される集積回路用のデバイスパターンと、前記デバイスパターンに関するマスクの位置合わせ用のプロセスパターンを、前記半導体ウエハに形成するパターニング工程と、
前記複数のチップ領域に形成された集積回路に所定のデータを書き込む書込工程と、
前記スクライブ領域に沿って、前記半導体ウエハをダイシングするダイシング工程
より成り、前記プロセスパターンの少なくとも一部が、前記チップ領域に形成されることを特徴とする半導体装置の製造方法
が、提供される。
【0014】
【作用】
図4は、本発明による、半導体ウエハに転写することの可能なチップ領域及びスクライブ領域の模式図を示す。図1に関連して説明したのと同様に、行列形式に並べられた9個のチップ領域と、これらのチップ領域を隔てるスクライブ領域14が描かれている。スクライブ領域14には、集積回路に関するデバイスパターンの一部(例えば、パッドに関するパターン)に加えて、必要に応じてプロセスパターンが形成される。従来とは異なり、所定のチップ領域16には、デバイスパターンの代わりに、マスク位置合わせ用のプロセスパターンの少なくとも一部が形成される。他の7つのチップ領域12には、従来と同様に集積回路用のデバイスパターンのみが形成される。すなわち、複数のチップ領域の一部を犠牲にして、スクライブ領域の不足分を補うのである。
【0015】
プロセスパターンを形成するチップ領域16の場所は、複数のチップ領域の内任意のものを選択することが可能であるが、位置合わせ精度を向上させる観点からは、レチクルを規定する領域の対角線上に位置する2つのチップ領域を選択することが好ましい。
【0016】
【発明の実施の形態】
本願実施例による半導体の製造方法によれば、先ず、半導体ウエハ上に複数のチップ領域が形成される。これら複数のチップ領域は、後に行われるダイシングを行うためのスクライブ領域によって互いに隔てられている。複数のチップ領域の各々に形成される集積回路は、所定のデータを保持するための記憶領域を有する。スクライブ領域に設けられるパッドを利用して、この記憶領域に所定のデータを書き込んだり、集積回路に関する所定の検査及び評価が行われる。
【0017】
図5は、本願実施例による半導体の製造方法により半導体ウエハに形成されるパターンを示す。図では、1回の露光工程で半導体ウエハに転写することの可能なチップ領域及びスクライブ領域が示される。本実施例におけるショットサイズ(1回の露光工程で転写することの可能な領域の大きさ又は素子数)は、各々が例えば2×2mmの大きさを有する64個のチップ領域(62個のチップ領域502と、2個のチップ領域516)を、8行8列の行列形式に整列させる程度の大きさを有する。この大きさのショットサイズで、ステッパを利用して、半導体ウエハ上にまんべんなくパターンを転写することで、総てのチップ領域に同一のパターンを転写することが可能になる。例えば、6インチウエハに対して約70回の露光(70ショット)により、同一パターンの転写が行われる。
【0018】
チップ領域502の各々は、スクライブ領域504によって隔てられている。スクライブ領域504には、集積回路に電気的に接続されるパッドパターン(デバイスパターンの一部)が設けられる。このパッドパターンには、外部から集積回路に所定のデータを書き込むためのパッド506に加えて、集積回路の特性を評価するためのパッド508も含まれる。パッド506は例えば0.66×0.66mmの大きさを有し、パッド508は例えば1.0×14.5mmの大きさを有する。更に、64個のチップ領域の内、互いに最も離れた位置関係にある2つのチップ領域516には、集積回路は形成されず、位置合わせ用のプロセスパターンが形成される。プロセスパターンには、マスクの重ね合わせずれ量を計測するための幾何学的パターン(アライメントパターン)、半導体ウエハにおける位置座標を与えるための検査パターンその他の位置合わせに関連するパターン等が含まれ得るが、これらに限定されない。
【0019】
プロセスパターンの形成されるチップ領域は、位置合わせ用のパターンを設けるためのスペースを確保する観点からは、必ずしも対角線上の2つに形成される必要はない。しかし、本実施例のように最も離れた2つのチップ領域にプロセスパターンを設けると、位置ずれ(重ね合わせのずれ)や転写パターンの歪みが大きく反映されるので、位置合わせ精度を向上させることが可能になる。
【0020】
本実施例では、半導体ウエハ上でステッパを利用して、順次パターンを転写する際に、前回と今回の工程で転写対象となる領域の一部が重なるように転写が行われる。例えば、図5に示すレチクルを用いて露光すると、最も右側のスクライブ領域514に対応する半導体ウエハ上の領域A(図示せず)に、スクライブ領域514に描かれているパッドパターンが転写される。ステッパにより次の露光工程に進むと、半導体ウエハ上の領域Aは、レチクル上で最も左側のスクライブ領域524に対応することになる。この場合において、その領域Aが、前回と今回で二重に露光されることを防止するため、レチクルの最も左側のスクライブ領域524には、露光光線を遮るパッドカバー(遮光領域)526が設けられる。これにより、前回の露光で転写された領域Aにおけるパッドパターンが、今回の露光及び転写から保護される。
【0021】
このようなレチクルを利用して形成されたパッド506,508を利用して、必要なデータの書き込みや評価を行った後は、スクライブ領域504に沿って、半導体ウエハがダイシングされる。半導体ウエハは、個々のチップ領域に分離され、各チップ領域に形成されたICチップを半導体パッケージに搭載することによって、半導体装置が完成する。
【0022】
なお、本実施例によれば、1ショット当たり2つのチップ領域を犠牲にしているので、その分だけ収量が減少する。しかしながら、その減少量は、例えば72ショットで4034チップを得ることの可能な6インチウエハの場合に、2個×72ショット=144個となり、全体の約3.5%にすぎず、非常に少ない。
【0023】
以上本願実施例によれば、ダイシングを行うためのスクライブ領域によって互いに隔てられた複数のチップ領域を半導体ウエハに形成し、マスクの位置合わせ用のプロセスパターンと集積回路用のデバイスパターンを半導体ウエハに形成する。プロセスパターンの少なくとも一部は、チップ領域に形成される。これにより、プロセスパターンに加えて、チップ評価用のパッドパターン(デバイスパターンの一部)を総てスクライブ領域に設けようとしていた従来技術の問題点を解決することが可能になる。
【0024】
本願実施例によれば、チップ評価パッド用のパターンを含むデバイスパターンの一部が、スクライブ領域に形成される。このようなパッドを利用して、複数のチップ領域に形成される集積回路に所定のデータが書き込まれた後は、スクライブ領域に沿って、半導体ウエハがダイシングされる。これによりチップ評価パッドが裁断され、半導体装置のセキュリティ機能を高めることが可能になる。
【0025】
以下、本発明により教示される手段を列挙する。
(付記1) ダイシングを行うためのスクライブ領域によって互いに隔てられた複数のチップ領域を、半導体ウエハに形成する工程と、
前記複数のチップ領域に形成される集積回路用のデバイスパターンと、前記デバイスパターンに関するマスクの位置合わせ用のプロセスパターンを、前記半導体ウエハに形成するパターニング工程と、
前記複数のチップ領域に形成された集積回路に所定のデータを書き込む書込工程と、
前記スクライブ領域に沿って、前記半導体ウエハをダイシングするダイシング工程
より成り、前記プロセスパターンの少なくとも一部が、前記チップ領域に形成されることを特徴とする半導体装置の製造方法。
(付記2) 前記複数のチップ領域の内少なくとも2つのチップ領域には、前記デバイスパターンの代わりに前記プロセスパターンの少なくとも一部が形成されることを特徴とする付記1記載の半導体装置の製造方法。
(付記3) 前記プロセスパターンの少なくとも一部が、前記複数のチップ領域を包含する平面領域の対角線上に位置する少なくとも2つのチップ領域に形成されることを特徴とする付記1記載の半導体装置の製造方法。
(付記4) 前記少なくとも2つのチップ領域の間の距離が最大となるように、前記複数のチップ領域の中から前記少なくとも2つのチップ領域が選択されることを特徴とする付記2記載の半導体装置の製造方法。
(付記5) 前記デバイスパターンのパッドに関するパターンの一部が、前記スクライブ領域に形成されることを特徴とする付記1記載の半導体装置の製造方法。
(付記6) 前記プロセスパターンが、少なくとも2つのチップ領域及び前記スクライブ領域に形成されることを特徴とする付記2記載の半導体装置の製造方法。
(付記7) 前記スクライブ領域に、パターンを転写するための露光光線を遮ることの可能な遮光領域が設けられることを特徴とする付記1記載の半導体装置の製造方法。
【0026】
【発明の効果】
以上のように本発明によれば、半導体ウエハ上に無駄なく安価にプロセスパターンを形成し、高精度にマスクを重ね合わせることが可能になる。
【0027】
【図面の簡単な説明】
【図1】図1は、半導体ウエハに転写することの可能なチップ領域及びスクライブ領域の模式図を示す。
【図2】図2は、半導体ウエハに転写することの可能なチップ領域及びスクライブ領域の模式図を示す。
【図3】図3は、半導体ウエハに転写することの可能なチップ領域及びスクライブ領域の模式図を示す。
【図4】図4は、本発明による、半導体ウエハに転写することの可能なチップ領域及びスクライブ領域の模式図を示す。
【図5】図5は 本願実施例による、半導体ウエハに転写することの可能なチップ領域及びスクライブ領域の模式図を示す。
【符号の説明】
12 チップ領域
14 スクライブ領域
16 チップ領域
502 チップ領域
504 スクライブ領域
506,508 パッド
516 チップ領域
Claims (5)
- ダイシングを行うためのスクライブ領域によって互いに隔てられた複数のチップ領域を、半導体ウエハに形成する工程と、
前記複数のチップ領域に形成される集積回路用のデバイスパターンと、前記デバイスパターンに関するマスクの位置合わせ用のプロセスパターンを、前記半導体ウエハに形成するパターニング工程と、
前記複数のチップ領域に形成された集積回路に所定のデータを書き込む書込工程と、
前記スクライブ領域に沿って、前記半導体ウエハをダイシングするダイシング工程
より成り、前記プロセスパターンの少なくとも一部が、前記チップ領域に形成されることを特徴とする半導体装置の製造方法。 - 前記複数のチップ領域の内少なくとも2つのチップ領域には、前記デバイスパターンの代わりに前記プロセスパターンの少なくとも一部が形成されることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記プロセスパターンの少なくとも一部が、前記複数のチップ領域を包含する平面領域の対角線上に位置する少なくとも2つのチップ領域に形成されることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記デバイスパターンのパッドに関するパターンの一部が、前記スクライブ領域に形成されることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記スクライブ領域に、パターンを転写するための露光光線を遮ることの可能な遮光領域が設けられることを特徴とする請求項1記載の半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002333498A JP2004172196A (ja) | 2002-11-18 | 2002-11-18 | 半導体装置の製造方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007103851A (ja) * | 2005-10-07 | 2007-04-19 | Nec Electronics Corp | 半導体装置の製造方法および半導体ウエハ |
EP2168155B1 (en) * | 2007-07-12 | 2017-09-06 | Nxp B.V. | Integrated circuits on a wafer and methods for manufacturing integrated circuits |
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2002
- 2002-11-18 JP JP2002333498A patent/JP2004172196A/ja active Pending
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JP2007103851A (ja) * | 2005-10-07 | 2007-04-19 | Nec Electronics Corp | 半導体装置の製造方法および半導体ウエハ |
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