CN115249661A - 半导体结构及其制作方法 - Google Patents

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Abstract

本发明实施例提供一种半导体结构及其制作方法，半导体结构的制作方法包括：提供基底，基底包含分立的多条位线结构；在基底上形成分立的多个第一有源区，每条位线结构与至少两个第一有源区电连接；对第一有源区进行第一外延生长工艺，形成位于第一有源区上方的第二有源区，第二有源区的掺杂离子类型与第一有源区的掺杂离子类型不同；形成栅极结构和多条连接结构，栅极结构覆盖第二有源区侧壁，每一条连接结构电连接至少两个栅极结构的栅极，连接结构与电连接的栅极构成字线；在第二有源区上形成第三有源区，第三有源区的掺杂离子类型与第一有源区的掺杂离子类型相同。本发明实施例有利于提高半导体结构的电学性能。

Description

半导体结构及其制作方法
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。
背景技术
集成电路芯片遵循摩尔定律不断发展，已经从亚微米、深亚微米阶段进入纳米阶段，以达到改进器件性能和提高集成度的目的。速度、功耗及面积是评价数字集成电路的重要指标。电路成本取决于芯片面积，因此高集成度是电路设计的主要目标之一。
在半导体尤其是存储器领域，增大器件集成度的方法包括减小器件特征尺寸和改善单元结构。但是随着特征尺寸的减小，小尺寸晶体管会产生严重的短沟道效应，因此，通过改善存储单元结构，在相同特征尺寸条件下减小存储单元所占面积是增大器件集成度的另一条有效途径。在此背景下，目前已经提出了具有埋入式位线的垂直栅极围绕晶体管。
发明内容
本发明实施例提供一种半导体结构及其制作方法，有利于提高半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的制作方法，包括：提供基底，所述基底包含分立的多条位线结构；在所述基底上形成分立的多个第一有源区，每条所述位线结构与至少两个所述第一有源区电连接；对所述第一有源区进行第一外延生长工艺，形成位于所述第一有源区上方的第二有源区，所述第二有源区的掺杂离子类型与所述第一有源区的掺杂离子类型不同；形成栅极结构和多条连接结构，所述栅极结构覆盖所述第二有源区侧壁，每一条所述连接结构电连接至少两个所述栅极结构的栅极，所述连接结构与电连接的所述栅极构成字线；在所述第二有源区上形成第三有源区，所述第三有源区的掺杂离子类型与所述第一有源区的掺杂离子类型相同，所述第二有源区作为连接所述第一有源区和所述第三有源区的沟道。
另外，所述第一外延生长工艺为气相外延生成工艺。
另外，所述第一外延生长工艺的前驱体包括：含有所述第二有源区的掺杂离子的化合物，或者，由所述第二有源区的掺杂离子组成的等离子体。
另外，所述第一有源区和所述第二有源区为圆柱状结构。
另外，对所述第二有源区进行第二外延生长工艺，形成所述第三有源区。
另外，在进行所述第一外延生长工艺之前，还包括：形成第一介质层，所述第一介质层环绕并覆盖所述第一有源区的侧壁，所述第一介质层顶面低于或平齐于所述第一有源区顶面；形成第一隔离层，所述第一隔离层填充满相邻所述第一有源区之间的空隙，所述第一介质层位于所述第一隔离层和所述第一有源区之间，所述第一隔离层的顶面平齐于所述第一介质层的顶面。
另外，采用原子层沉积工艺形成所述第一介质层。
另外，在形成所述第三有源区之前，形成第二隔离层，所述第二隔离层填充满相邻所述第二有源区之间的空隙，所述栅极结构位于所述第二隔离层和所述第二有源区之间。
另外，所述栅极结构包括栅极和第二介质层，所述第二介质层环绕并覆盖所述第二有源区侧壁，所述栅极覆盖所述第二介质层背离所述第二有源区的侧壁。
另外，形成所述栅极结构和多条所述连接结构的工艺步骤包括：形成第二介质层，所述第二介质层环绕并覆盖所述第二有源区的侧壁，所述第二介质层的顶面平齐于所述第二有源区的顶面；形成多条初始连接结构，每一条所述初始连接结构连接至少两个所述第二有源区对应的所述第二介质层，不同条所述初始连接结构连接不同的所述第二有源区对应的所述第二介质层，所述初始连接结构覆盖所述第二介质层的部分侧壁表面；形成导电层，所述导电层覆盖所述第二介质层暴露的侧壁表面，所述导电层和部分所述初始连接结构构成所述栅极结构中的所述栅极，所述第二介质层作为所述栅极结构中的栅介质层，剩余所述初始连接结构作为所述连接结构。
另外，所述初始连接结构的材料与所述导电层的材料相同。
另外，所述初始连接结构的延伸方向垂直于所述位线结构的延伸方向。
另外，在形成所述第三有源区之后，还包括：形成第三介质层，所述第三介质层覆盖所述第三有源区侧壁，所述第三介质层的材料与所述第二介质层的材料相同；形成第三隔离层，所述第三隔离层填充满相邻所述第三有源区之间的空隙，所述第三介质层位于所述第三隔离层和所述第三有源区之间。
另外，所述位线结构具有暴露的顶面，每条所述位线结构与至少两个所述第一有源区的底面接触并电连接。
相应地，本发明实施例还提供一种半导体结构，可采用上述任一项所述的半导体结构的制作方法制成。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：上述技术方案中，采用外延生长工艺形成第二有源区，如此，第一有源区和第二有源区之间具有连续性，第一有源区和第二有源区之间的接触缺陷较少，第二有源区与第一有源区之间的接触电阻较小，电子流动速度较快，有利于提高第一有源区和第二有源区构成的晶体管的导电性能，以及降低晶体管运行过程中的发热，进而提升半导体结构的电学性能。另外，设置第一有源区和第二有源区为圆柱状结构，有利于减轻尖角引起的载流子冲击以及电荷集中问题，进而避免因载流子冲击而导致的元器件加速老化问题，以及避免因电荷集中导致的击穿问题和电泄漏问题，从而提高半导体结构的电学性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1至图22为本发明实施例提供的半导体结构的制作方各步骤对应的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图1至图22为本发明实施例提供的半导体结构的制作方各步骤对应的结构示意图。半导体结构的制作方法包含以下步骤：
参考图1，提供依次堆叠的基板11、导电膜121a、阻挡膜122a、接触膜123a、第一硬掩膜层131和第一光刻胶层141，第一光刻胶层141具有开口图案。
基板11可起到电隔离和缓冲等作用，基板11的材料可以根据实际需要进行选择，可选地，基板11的材料包括氮化硅或聚酰亚胺；导电膜121a用于形成位线结构的导电层，以传输位线信号，可选地，导电膜121a的材料包括钨；阻挡膜122a用于形成位线结构的阻挡层，以阻挡导电层中的金属离子向晶体管迁移，同时，还可以作为导电层和位线接触的中间层，以减小导电层与位线接触的连接电阻，可选地，阻挡膜122a的材料包括氮化钛；接触膜123a用于形成位线结构的位线接触，用于连接晶体管结构的漏区，可选地，接触膜123a的材料包括多晶硅、单晶硅或非晶硅中的任一者。
第一光刻胶层141自身结构的图案与所需形成的位线结构的图案相同，第一硬掩膜层131的硬度大于第一光刻胶层141的硬度，设置第一硬掩膜层131，有利于提高利用第一光刻胶层141刻蚀形成的位线结构的位置精度，保证位线结构具有预设电学性能。在不同刻蚀工艺中，若在待刻蚀对象上形成依次堆叠的硬掩膜层和光刻胶层，硬掩膜层的作用都包含提高刻蚀工艺的刻蚀精度，后续不再进行赘述；此外，硬掩膜层的材料可设置为氮氧化硅。
结合参考图1和图2，利用第一光刻胶层141作为掩膜，依次刻蚀接触膜123a、阻挡膜122a以及导电膜121a，形成位线结构12，位线结构12包括位线接触123、阻挡层122以及导电层121。
参考图3和图4，图4为图3所示结构的俯视图，形成底部隔离层151，底部隔离层151填充满相邻位线结构12之间的空隙，以实现电隔离。
本实施例中，底部隔离层151、位线结构12以及基板11共同构成基底10，位线结构12作为埋入式位线；进一步地，基底10包含分立的多条位线结构12，位线结构12具有暴露的顶面，位线结构12可与后续形成的第一有源区底面直接接触并实现电连接；在其他实施例中，位线结构与后续形成的第一有源区通过导电结构间接电连接。
参考图5至图7，图7为图6所示结构的俯视图，形成第一有源区161。
具体地，在基底10上形成依次堆叠的第一有源层161a、第二硬掩膜层132以及第二光刻胶层142，第一有源层161a可以是掺杂有P型离子或N型离子的单晶硅材料，以形成作为漏极的第一有源区；利用第二光刻胶层142作为掩膜，刻蚀第一有源层161a，形成分立的多个第一有源区161；在形成第一有源区161之后，去除剩余第二光刻胶层142和第二硬掩膜层132。
本实施例中，每条位线结构12与至少两个第一有源区161电连接。由于位线结构12具有暴露的顶面，因此，每条位线结构12与至少两个第一有源区161的底面接触并电连接。
由于第一有源区161和位线结构12的位线接触都为硅材料，因此，可对位线接触进行外延工艺以形成单晶硅结构的第一有源层161a，从而减少位线接触与第一有源区161的接触空隙，提高接触面积，进而提升导电能力和信号传输能力。需要说明的是，若位线接触的材料为多晶硅，在对位线结构进行外延工艺之前，需要对位线接触进行一定的高温退火，以形成作为晶种的单晶硅，从而进行外延生长；若位线接触的材料本身为单晶硅，则可直接进行外延生长工艺。
本实施例中，第一有源区161为圆柱状结构，第一有源区161通过底部平面与位线结构12电连接，如此，有利于减轻尖角引起的载流子冲击以及电荷集中问题，进而避免因载流子冲击导致的元器件加速老化问题，以及避免因电荷集中导致的击穿问题和电泄露问题，从而提高第一有源区161的电学性能。
参考图8，形成第一介质层171和第一隔离层181。
本实施例中，采用原子层沉积工艺形成第一介质层171，以使得第一介质层171具有较薄的厚度以及较好的电隔离效果。由于原子层沉积工艺形成的膜层具有较高的致密度，因此，第一介质层171在厚度较薄的情况下，依旧具有较高的电隔离效果。
本实施例中，第一介质层171环绕并覆盖第一有源区161侧壁表面。具体地，可采用以下工艺步骤形成第一介质层171：进行沉积工艺，形成覆盖第一有源区161顶面和侧壁以及覆盖基底10表面的第一介质膜；在垂直于基底10表面的方向上，对第一介质膜进行无掩膜干法刻蚀工艺，去除覆盖第一有源区161顶面和覆盖基底10表面的第一介质膜，保留覆盖第一有源区161侧壁表面的第一介质膜，以作为第一介质层171。
本实施例中，第一隔离层181填充满相邻第一有源区161之间的空隙，第一介质层171位于第一隔离层181和第一有源区161之间。进一步地，第一介质层171的顶面低于或平齐于第一有源区161的顶面，第一隔离层181的顶面平齐于第一介质层171的顶面。
其中，选用质地较软的二氧化硅作为第一介质层171的材料，有利于避免第一介质层171对第一有源区161造成应力损伤，实现应力缓冲，保证第一有源区161具有良好的电学性能；相应地，选用质地较硬的氮化硅作为第一隔离层181的材料，有利于实现良好的支撑效果，保证半导体结构具有良好的结构稳定性。
参考图9，采用第一外延生长工艺形成第二有源区162。
本实施例中，对第一有源区161进行外延生长工艺，形成位于第一有源区161上方的第二有源区162。相对于采用沉积工艺形成第二有源区162，采用外延生长工艺有利于提升第一有源区161和第二有源区162之间的连续性，减少因晶格特性不同或者晶格错位导致的接触缺陷，减小因接触缺陷导致的接触电阻，提升载流子的传输能力和移动速度，进而提高第一有源区161和第二有源区162构成的晶体管的导电性能，以及降低晶体管运行过程中的发热。
其中，接触缺陷包括但不限于接触空隙和应力损伤。
本实施例中，采用气相外延生长工艺形成第二有源区162，相对于液相外延生长等工艺，采用气相外延生长工艺可实现较厚的第二有源区162的生长，进而满足不同规格的第二有源区162的制作需求；相应地，气相外延生长工艺的前驱体包括：含有第二有源区162的掺杂离子的化合物，或者，由第二有源区162的掺杂离子组成的等离子体，如此，可在外延生长过程中调整第二有源区162的掺杂离子类型以及掺杂浓度，进而形成具有预设导电类型且预设掺杂浓度的第二有源区162。
具体地，第二有源区162的掺杂离子类型与第一有源区161的掺杂离子类型不同，当第一有源区161的掺杂离子类型为P型或N型中的一者时，第二有源区162的掺杂离子类型为P型或N型中的另一者；此外，第二有源区162的掺杂离子浓度可根据实际需要低于、等于或高于第一有源区161的掺杂离子浓度，当第二有源区162作为沟道时，第二有源区162的掺杂离子浓度低于第一有源区161的掺杂离子浓度。
本实施例中，第二有源区162的结构特征与第一有源区161的结构特征相同，即第二有源区162为圆柱状结构，如此，有利于避免尖角处的热载流子冲击以及电荷集中问题，进而避免因热载流子冲击导致的元器件加速老化问题，以及避免因电荷集中导致的击穿问题和电泄露问题，从而提高第二有源区162的电学性能。
进一步地，第二有源区162的中心轴线与第一有源区161的中心轴线处于同一直线上，且第二有源区162的底面面积与第一有源区161的顶面面积相等。由于载流子传输路径的范围受第一有源区161的中心轴线位置和顶面面积限定，因此，进行如上设置，有利于保证载流子的有效传输，避免第二有源区162的底面面积过小或者第二有源区162发生偏移而导致的载流子传输问题，以及减小第二有源区162的冗余尺寸，提高后续形成的栅极对第二有源区162的驱动能力。
其中，第二有源区162的冗余尺寸指的是第二有源区162中直径超出第一有源区161的直径的部分，该部分结构在晶体管运行过程中仅有少量的载流子传输，利用率较低；相应地，栅极对第二有源区162的驱动能力与第二有源区162的直径相关，第二有源区162的直径越大，栅极与第二有源区162中心轴线的距离越远，栅极对第二有源区162中心轴线位置的驱动能力越弱。
参考图10，形成第二介质层172，第二介质层172环绕并覆盖第二有源区162的侧壁。
本实施例中，第二介质层172的顶面平齐于第二有源区162的顶面，形成第二介质层172的工艺步骤可与形成第一介质层171的工艺步骤相同，第二介质层172的材料可与第一介质层171的材料相同，在此不再进行赘述。需要说明的是，当第一介质层171的顶面低于第一有源区161的顶面时，第二介质层172还环绕并覆盖第一有源区161的部分侧壁表面。
参考图11～17，形成分立的多条初始连接结构191。
其中，图13为图12所示结构沿AA1方向的截面示意图，图14为图12所示结构沿BB1方向的截面示意图，图16为图15所示结构沿AA1方向的截面示意图，图17为图15所示结构沿BB1方向的截面示意图。
具体地，参考图11，形成连接膜191a，连接膜191a填充满相邻第二有源区162之间的空隙，第二介质层172位于连接膜191a和第二有源区162之间。
进一步地，参考图12～图14，形成第三硬掩膜层133和第三光刻胶层143，第三光刻胶层143由分立的多条条状结构组成，在平行于基底10表面的平面内，每条条状结构的正投影连接至少两个第二有源区162对应的第二介质层172的正投影，实际上，每条条状结构的正投影贯穿多个第二有源区162的正投影。
进一步地，参考图15～图17，利用第三光刻胶层143(参考图14)作为掩膜，刻蚀连接膜191a(参考图14)，形成分立的多条初始连接结构191，每一条初始连接结构191连接至少两个第二有源区162对应的第二介质层172，不同条初始连接结构191连接不同的第二有源区162对应的第二介质层172，初始连接结构191覆盖第二介质层172的部分侧壁表面。
其中，初始连接结构191的延伸方向既可以与位线结构的延伸方向垂直，也可以与位线结构的延伸方向斜交；此外，在垂直于延伸方向的方向上，初始连接结构191的宽度小于第二介质层172的外径，如此，有利于减小初始连接结构191的宽度以及增大相邻初始连接结构191之间的距离，减缓RC延迟效应。
参考图18～图20，形成导电层192a。
其中，图19为图18所示结构沿AA1方向的截面示意图，图20为图18所示结构沿BB1方向的截面示意图。需要说明的是，图18的局部放大部分设置有粗虚线，以分隔不同区域，为了清晰图示出粗虚线，图18的局部放大部分并未对导电层192a以及初始连接结构191进行右斜线的填充，但可以知晓的是，图18的局部放大部分的白色填充与图18的右斜线填充代表同一结构。
本实施例中，导电层192a覆盖第二介质层172暴露的侧壁表面，导电层192a与部分初始连接结构191构成栅极结构中的栅极192，剩余初始连接结构191作为连接结构193，栅极192环绕并覆盖第二介质层172背离第二有源区162的侧壁表面，第二介质层172作为栅极结构中的栅介质层，栅极结构覆盖第二有源区162侧壁表面；，每一条连接结构193电连接至少两个栅极结构的栅极192，连接结构193与电连接的栅极192构成字线19，字线19的延伸方向与初始连接结构的延伸方向相同。
关于导电层192a的形成可参考以下工艺步骤：沉积导电膜，导电膜覆盖第一隔离层181表面、第二介质层172暴露的侧壁表面和顶面、初始连接结构的侧壁表面和顶面、第二有源区162的顶面；进行无掩膜干法刻蚀工艺，去除覆盖第二有源区162、第二介质层172以及初始连接结构顶面的导电膜，以及去除第一隔离层181表面的导电膜，剩余的覆盖第二介质层172侧壁表面的导电膜作为导电层192a。
需要说明的是，在无掩膜干法刻蚀工艺之后，剩余的覆盖初始连接结构侧壁的导电膜，既可以选择保留，也可以采用其他刻蚀工艺去除。若选择保留，则连接结构不仅包括上述剩余初始连接结构，还包括位于剩余初始连接结构相对两侧的导电膜，在这一实施例中，连接结构的宽度等于初始连接结构的宽度与两倍的导电膜的厚度之和。
本实施例中，导电层192a的材料可与初始连接结构191的材料相同，如此，可形成具有均匀材质的字线，提升字线的信号传输性能。具体地，初始连接结构191的材料包括钨或氮化钛。
参考图21，形成第二隔离层182，第二隔离层182填充满相邻第二有源区162之间的空隙，栅极结构位于第二隔离层182和第二有源区162之间，第二隔离层182起到电隔离作用和支撑作用；此外，第二隔离层182的材料可与第一隔离层181的材料相同。
参考图22，形成第三有源区163、第三介质层173以及第三隔离层183。
本实施例中，对第二有源区162进行外延生长工艺，形成位于第二有源区162上方的第三有源区163。相对于采用沉积工艺形成第三有源区163，采用外延生长工艺有利于提升第二有源区162和第三有源区163之间的连续性，减少接触缺陷和降低接触电阻，进而提高晶体管的导电性能，以及降低晶体管运行过程中的发热。
其中，第三有源区163的掺杂离子类型与第一有源区161的掺杂离子类型相同，且与第二有源区162的掺杂离子类型不同，第三有源区163作为晶体管的源区，第二有源区162作为连接第一有源区161和第三有源区163的沟道；此外，第三有源区163的结构特征可与第二有源区162的特征相同，即第三有源区163为圆柱状结构。
相应地，在形成第三有源区163之后，形成第三介质层173，第三介质层173环绕并覆盖第三有源区163侧壁表面，第三介质层173的材料可与第一介质层171的材料相同，第三介质层173的形成工艺可与第一介质层171的形成工艺相同，第三介质层173的顶面可低于、平齐于或高于第三有源区163的顶面。
其中，第三介质层173的顶面高于第三有源区163的顶面指的是，第三介质层173还覆盖第三有源区163的顶面，以为第三有源区163提供保护和缓冲。后续可通过其他工艺形成贯穿第三介质层173的过孔，或者，去除覆盖第三有源区163顶面的第三介质层173，以使第三有源区163与外部导电结构形成电连接。
进一步地，在形成第三介质层173之后，形成第三隔离层183，第三隔离层183填充满相邻第三有源区163之间的空隙，第三介质层173位于第三隔离层183和第三有源区163之间。其中，第三隔离层183的材料可与第一隔离层181的材料相同。
本实施例中，采用外延生长工艺形成第二有源区，如此，第一有源区和第二有源区之间具有连续性，第一有源区和第二有源区之间的接触缺陷较少，第二有源区与第一有源区的接触电阻较小，电子流动速度较快，有利于提高第一有源区和第二有源区构成的晶体管的导电性能，以及降低运行过程中的发热。
相应地，本发明实施例还提供一种半导体结构，采用上述任一项半导体结构的制作方法制成。如此，有利于提升半导体结构的信号传输性能，以及降低半导体结构的热损耗。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构的制作方法，其特征在于，包括：
提供基底，所述基底包含分立的多条位线结构；
在所述基底上形成分立的多个第一有源区，每条所述位线结构与至少两个所述第一有源区电连接；
对所述第一有源区进行第一外延生长工艺，形成位于所述第一有源区上方的第二有源区，所述第二有源区的掺杂离子类型与所述第一有源区的掺杂离子类型不同；
形成栅极结构和多条连接结构，所述栅极结构覆盖所述第二有源区侧壁，每一条所述连接结构电连接至少两个所述栅极结构的栅极，所述连接结构与电连接的所述栅极构成字线；
在所述第二有源区上形成第三有源区，所述第三有源区的掺杂离子类型与所述第一有源区的掺杂离子类型相同，所述第二有源区作为连接所述第一有源区和所述第三有源区的沟道。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一外延生长工艺为气相外延生成工艺。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述第一外延生长工艺的前驱体包括：含有所述第二有源区的掺杂离子的化合物，或者，由所述第二有源区的掺杂离子组成的等离子体。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一有源区和所述第二有源区为圆柱状结构。
5.根据权利要求1所述的半导体结构的制作方法，其特征在于，对所述第二有源区进行第二外延生长工艺，形成所述第三有源区。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于，在进行所述第一外延生长工艺之前，还包括：
形成第一介质层，所述第一介质层环绕并覆盖所述第一有源区的侧壁，所述第一介质层顶面低于或平齐于所述第一有源区顶面；
形成第一隔离层，所述第一隔离层填充满相邻所述第一有源区之间的空隙，所述第一介质层位于所述第一隔离层和所述第一有源区之间，所述第一隔离层的顶面平齐于所述第一介质层的顶面。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，采用原子层沉积工艺形成所述第一介质层。
8.根据权利要求6所述的半导体结构的制作方法，其特征在于，在形成所述第三有源区之前，形成第二隔离层，所述第二隔离层填充满相邻所述第二有源区之间的空隙，所述栅极结构位于所述第二隔离层和所述第二有源区之间。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述栅极结构包括栅极和第二介质层，所述第二介质层环绕并覆盖所述第二有源区侧壁，所述栅极覆盖所述第二介质层背离所述第二有源区的侧壁。
10.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述栅极结构和多条所述连接结构的工艺步骤包括：
形成第二介质层，所述第二介质层环绕并覆盖所述第二有源区的侧壁，所述第二介质层的顶面平齐于所述第二有源区的顶面；
形成多条初始连接结构，每一条所述初始连接结构连接至少两个所述第二有源区对应的所述第二介质层，不同条所述初始连接结构连接不同的所述第二有源区对应的所述第二介质层，所述初始连接结构覆盖所述第二介质层的部分侧壁表面；
形成导电层，所述导电层覆盖所述第二介质层暴露的侧壁表面，所述导电层和部分所述初始连接结构构成所述栅极结构中的所述栅极，所述第二介质层作为所述栅极结构中的栅介质层，剩余所述初始连接结构作为所述连接结构。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述初始连接结构的材料与所述导电层的材料相同。
12.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述初始连接结构的延伸方向垂直于所述位线结构的延伸方向。
13.根据权利要求10所述的半导体结构的制作方法，其特征在于，在形成所述第三有源区之后，还包括：
形成第三介质层，所述第三介质层覆盖所述第三有源区侧壁，所述第三介质层的材料与所述第二介质层的材料相同；
形成第三隔离层，所述第三隔离层填充满相邻所述第三有源区之间的空隙，所述第三介质层位于所述第三隔离层和所述第三有源区之间。
14.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述位线结构具有暴露的顶面，每条所述位线结构与至少两个所述第一有源区的底面接触并电连接。
15.一种半导体结构，其特征在于，采用权利要求1至14中任一项所述的半导体结构的制作方法制成。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1344029A (zh) * 2000-09-08 2002-04-10 株式会社东芝 半导体存储器及其制造方法
US20030169629A1 (en) * 2000-07-31 2003-09-11 Bernd Goebel Semiconductor memory cell configuration and a method for producing the configuration
KR20090001054A (ko) * 2007-06-29 2009-01-08 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US20130161832A1 (en) * 2011-12-26 2013-06-27 Heung-Jae Cho Semiconductor device with buried bit line and method for fabricating the same
CN105280643A (zh) * 2014-06-06 2016-01-27 意法半导体公司 用于集成电路晶体管器件的背侧源极-漏极接触及其制作方法
CN211719592U (zh) * 2020-04-27 2020-10-20 长鑫存储技术有限公司 半导体结构和存储器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030169629A1 (en) * 2000-07-31 2003-09-11 Bernd Goebel Semiconductor memory cell configuration and a method for producing the configuration
CN1344029A (zh) * 2000-09-08 2002-04-10 株式会社东芝 半导体存储器及其制造方法
KR20090001054A (ko) * 2007-06-29 2009-01-08 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US20130161832A1 (en) * 2011-12-26 2013-06-27 Heung-Jae Cho Semiconductor device with buried bit line and method for fabricating the same
CN105280643A (zh) * 2014-06-06 2016-01-27 意法半导体公司 用于集成电路晶体管器件的背侧源极-漏极接触及其制作方法
CN211719592U (zh) * 2020-04-27 2020-10-20 长鑫存储技术有限公司 半导体结构和存储器

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