CN115237191A - 电压追踪电路以及电子电路 - Google Patents

Abstract

一种电压追踪电路以及电子电路，其中电压追踪电路用以追踪第一电压端上的第一电压与第二电压端上的第二电压中的一者以产生输出电压。电压追踪电路包括第一与第二P型晶体管以及降压电路。第一P型晶体管的漏极耦接第一电压端。降压电路耦接于第一电压端与第一P型晶体管的栅极之间。降压电路以调节电压来降低第一电压以产生控制电压且将控制电压提供至第一P型晶体管的栅极。第二P型晶体管的栅极耦接第一电压端，且其漏极耦接第二电压端。第一P型晶体管的源极与第二P型晶体管的源极耦接电压追踪电路的输出端，且输出电压产生于输出端。

Description

电压追踪电路以及电子电路

技术领域

本发明是有关于一种电压追踪电路，特别是有关于一种用于高压电路的电压追踪电路以及电子电路。

背景技术

一般而言，当N型金属氧化物半导体(N-type metal oxide semiconductor，NMOS)用于一电子电路的高压侧时，可能会因为在其源/基极上发生过电压，使得NMOS晶体管的寄生双极二级管导通，导致漏电流的发生。漏电流会导致电子电路过热，并且损坏电子电路。因此，如何能降低过电压发生时所引起的漏电流，是重要的议题。

发明内容

有鉴于此，本发明提出一种电压追踪电路。此电压追踪电路用以追踪一第一电压端上的一第一电压与一第二电压端上的一第二电压中的一者以产生一输出电压。电压追踪电路包括一第一P型晶体管、一降压电路、以及一第二P型晶体管。第一P型晶体管具有一栅极、一漏极、以及一源极，第一P型晶体管的漏极耦接第一电压端。降压电路耦接于第一电压端与第一P型晶体管的栅极之间，且提供一调节电压。降压电路以调节电压来降低第一电压以产生一控制电压且将控制电压提供至第一P型晶体管的栅极。第二P型晶体管具有一栅极、一漏极、以及一源极。第二P型晶体管的栅极耦接第一电压端，且第二P型晶体管的漏极耦接第二电压端。第一P型晶体管的源极与第二P型晶体管的源极耦接电压追踪电路的一输出端，且输出电压产生于输出端。

本发明另提出一种电子电路。此电子电路包括一高压侧器件以及一电压追踪电路。高压侧器件具有一第一电极端以及一第二电极端，且由一隔离深阱所包围。电压追踪电路耦该第一电极端该第二电极端，用以追踪第一电极端上的一第一电压与第二电极端上的一第二电压中的一者以于一输出端上产生一输出电压，且将输出电压施加至包围高压侧器件的隔离深阱。电压追踪电路包括一第一P型晶体管、一降压电路、以及一第二P型晶体管。第一P型晶体管具有一栅极、一漏极、以及一源极。第一P型晶体管的漏极耦接第一电极端。降压电路耦接该第一电极端该第一P型晶体管的栅极之间，且提供一调节电压。降压电路以调节电压来降低第一电压以产生一控制电压，且将控制电压提供至第一P型晶体管的栅极。第二P型晶体管具有一栅极、一漏极、以及一源极。第二P型晶体管的栅极耦接第一电极端，且第二P型晶体管的漏极耦接第二电极端。第一P型晶体管的源极与第二P型晶体管的源极耦接电压追踪电路的输出端。

根据上述，通过电压追踪电路对施加于N型隔离深阱的输出电压VTH的控制，可避免因漏电流所导致的高温度损坏了电子电路中电子器件的情况。

附图说明

图1表示本发明一实施例的电子电路。

图2A～图2C表示根据本发明一实施例，在不同的电压条件下，图1的电压追踪电路的操作示意图。

图3表示根据本发明一实施例在图1的电压追踪电路，其内的降压电路具有第一架构。

图4表示根据本发明另一实施例在图1的电压追踪电路，其内的降压电路具有第二架构。

图5表示根据本发明一实施例在图1的电压追踪电路，其内的降压电路具有第三架构。

图6表示本发明另一实施例在图1的电子电路的电压追踪电路。

图7表示根据本发明一实施例在图6的电压追踪电路，其内的降压电路具有第一架构。

图8表示根据本发明另一实施例在图6的电压追踪电路，其内的降压电路具有第二架构。

图9表示根据本发明一实施例在图6的电压追踪电路，其内的降压电路具有第三架构。

图10表示图1中高压侧的NMOS晶体管的结构剖面图。

附图标号

1:电子电路

10,11:NMOS晶体管

12:输出入垫

13:电感器

14:电压追踪电路

20,21:PMOS晶体管

22:降压电路

30～32:PMOS晶体管

40～42:二级管

50～52:PMOS晶体管

60:电阻器

100:N型隔离深阱

101,111,201,211,301,311,321,501,511,521:栅极

102,112,202,212,302,312,322,502,512,522:漏极

103,113,203,213,303,313,323,5603,513,523:源极

104,114,204,214,304,314,324,504,514,524:基极

105:P型阱

106:N型阱

107:N型掺杂区

108:P型掺杂区

109:P型阱

110:N型隔离深阱

GND:接地端

N10:节点

N20:输入节点

N21:输入节点

N30,N31:节点

N40,N41:节点

N50,N51:节点

NBL:N型内埋层

P20,P21:电流路径

SUB:P型衬底

T10,T11:电压端

T12:输出端

V22:控制电压

VD:电压

VS/B:电压

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

图1是表示根据本发明一实施例的电子电路。参阅图1，电子电路1包括位于高压侧的N型金属氧化物半导体(N-type metal oxide semiconductor，NMOS)晶体管10(即，高压侧器件)、输出入垫(PAD)12、电感器13、以及电压追踪电路14。在一实施例中电子电路1更包括位于低压侧的NMOS晶体管11(即，低压侧器件)。在此实施例中，NMOS晶体管10与11为N型横向扩散金属氧化物半导体(N-type laterally diffused metal oxide semiconductor，LDMOS)晶体管，且各由一N型隔离深阱所包围。在图1中，符号“100”表示包围LDNMOS晶体管10的N型隔离深阱，而符号“110”表示包围LDNMOS晶体管11的N型隔离深阱。

LDNMOS晶体管10包括四个电极端101～104，分别为栅极101、漏极102、源极103、以及基极(bulk)104。栅极101接收来自电子电路1中其他器件所产生的信号。漏极102耦接电压追踪电路14的电压端T10。源极103与基极104彼此耦接于节点N10。电压追踪电路14的电压端T11耦接节点N10，即耦接源/基极103/104。LDNMOS晶体管11包括四个电极端111～114，分别为栅极111、漏极112、源极113、以及基极114。栅极111接收来自电子电路1中其他器件所产生的信号。漏极112耦接节点N10。源极113与基极114皆耦接于接地端GND。电感器113耦接于节点N10与输出入垫12之间。

参阅图1，电压追踪电路14的电压端T10耦接LDNMOS晶体管10的漏极102，其电压端T11耦接LDNMOS晶体管10的源/基极103/104。当电子电路1操作时，电压追踪电路14根据漏极102上的电压VD与源/基极103/104上的电压VS/B中具有较高电平的一者，以于输出端T12上产生输出电压VTH，换句话说，电压追踪电路14追踪，漏极102上的电压VD与源/基极103/104上的电压VS/B中具有较高电平的一者，且使输出电压VTH等于追踪到的电压。因此可知，电压追踪电路14可根据电压VD与VS/B来改变输出电压VTH。电压追踪电路14将所产生的输出电压VTH提供至包围LDNMOS晶体管10的N型隔离深阱100。在一些情况下，当在输出入垫10发生一过电压事件时，电压VS/B通过电感器13而增加至高于电压VD。此时，通过电压追踪电路14的操作，输出电压VTH随着电压VS/B而增加。输出电压VTH的增加可关闭与N型隔离深阱100相关的寄生双极晶体管，或者可降低与N型隔离深阱100相关的寄生双极晶体管的导通效能，借此避免或减少漏电流。根据上述，通过电压追踪电路14对施加于N型隔离深阱100的输出电压VTH的控制，可避免因漏电流所导致的高温度损坏了电子电路1中电子器件的情况。

以下将说明电压追踪电路14的各种实施例与操作。

参阅图2A、图2B、图2C，为根据本发明一实施例，电压追踪电路在不同的电压条件下的操作示意图。电压追踪电路14包括P型金属氧化物半导体(N-type metal oxidesemiconductor，PMOS)晶体管20与21以及降压电路22。PMOS晶体管20包括四个电极端201～204，分别为栅极201、漏极202、源极203、以及基极204。漏极202耦接电压端T10，其源极203与基极204耦接输出端T12。降压电路22具有输入节点N20与输出节点N21。输入节点N20耦接电压端T10，且输出节点N21耦接PMOS晶体管20的栅极201。PMOS晶体管21包括四个电极端211～214，分别为栅极211、漏极212、源极213、以及基极214。栅极211耦接电压端T10，其漏极212耦接电压端T11，其源极213与基极214耦接输出端T12。

参阅图2A，当电子电路1操作时，电压追踪电路14通过电源端T10接收电压VD，且通过电源端T11接收电压VS/B。在图2A的实施例中，电压VS/B等于电压VD(VS/B＝VD)，例如，电压VD与电压VS/B都是44V。此时，PMOS晶体管21关闭。降压电路22提供一调节电压。当降压电路22通过输入节点N20接收电压VD时，其执行一降压操作，以借由此调节电压来降低电压VD以于输出节点N21产生控制电压V22。换句话说，降压电路22根据电压VD产生控制电压V22，且控制电压V22小于电压VD(V22<VD)，控制电压V22例如为41.9V。此时，PMOS晶体管20的栅极201的电压等于控制电压V22。由于控制电压V22小于电压VD，PMOS晶体管20导通以提供一电流路径P20。通过电流路径P20，输出端T12上的输出电压VTH追随电压VD而增加，最终等于电压VD(VTH＝VD)。

参阅图2B，在一些情况下，电压VS/B小于电压VD(VS/B<VD)(例如，电压VD为44V，而电压VS/B为0V)。此时，PMOS晶体管21关闭。降压电路22执行降压操作，以借由调节电压来降低电压VD以于输出节点N21产生控制电压V22。控制电压V22小于电压VD(V22<VD)，控制电压V22例如为41.9V。此时，PMOS晶体管20的栅极201的电压等于控制电压V22。由于控制电压V22小于电压VD，PMOS晶体管20导通以提供一电流路径P20。通过电流路径P20，输出端T12上的输出电压VTH追随电压VD而增加，最终等于电压VD(VTH＝VD)。

参阅图2C，在一些情况下，电压VS/B大于电压VD(VS/B>VD)(例如，电压VD为44V，而电压VS/B为46.5V)。降压电路22也进行上述的降压操作。此时，PMOS晶体管21导通以提供一电流路径P21。通过电流路径P21，输出端T12上的输出电压VTH追随电压VS/B而增加，最终等于电压VS/B(VTH＝VS/B)。

根据上述，电压追踪电路14根据电压VD与电压VS/B中具有较高电平的一者，以在输出端T12上产生输出电压VTH。如此一来，输出电压VTH是追随电压追踪电路14根据电压VD与电压VS/B中具有较高电平的一者。

本案的降压电路22包括多个串接于输入节点N20与输出节点N21之间的多个降压器件，借此实现降压操作。降压器件有多种实施方式。以下将通过图3～图5来说明降压电路22的详细架构。

图3是表示根据本发明另一实施例的电压追踪电路14，其中，降压电路22的第一架构。参阅图3，降压电路22包括串接于输入节点N20与输出节点N21之间的PMOS晶体管(降压器件)30～32，实际数量可依照实际需求调整，本发明并不以此为限。PMOS晶体管30具有四个电极端301～304，分别为栅极301、漏极302、源极303、以及基极304。漏极302耦接输入节点N20。栅极301、源极303、以及基极304耦接节点N30。PMOS晶体管31具有四个电极端311～314，分别为栅极311、漏极312、源极313、以及基极314。漏极312耦接节点N30。栅极311、源极313、以及基极314耦接节点N31。PMOS晶体管32具有四个电极端321～324，分别为栅极321、漏极322、源极323、以及基极324。漏极322耦接节点N31。栅极311、源极313、以及基极314耦接输出节点N21。

举例而言，当电子电路1操作时，电压追踪电路14通过电源端T10接收电压VD，例如为44V，本发明并不以此为限。此时，PMOS晶体管30～32为关断状态。由于PMOS晶体管30～32存在寄生二级管，PMOS晶体管30～32的每一者具有介于其漏极与源极之间的0.7V跨压。因此，降压电路22的输入节点N20与输出节点N21之间的电压差为2.1V(0.7Vx3＝2.1V)。介于输入节点N20与输出节点N21之间的电压差(2.1V)则作为降压电路22提供的调节电压。此时，输出节点N21上的控制电压V22为41.9V(44V-2.1V＝41.9V)，借此实现降压操作，即实现了以调节电压来降低电压VD以于输出节点N21产生控制电压V22。

图4是表示根据本发明另一实施例的电压追踪电路14，其中，降压电路22具有第二架构。参阅图4，降压电路22包括串接于输入节点N20与输出节点N21之间的二级管(降压器件)40～42，实际数量可依照实际需求调整，本发明并不以此为限。二级管40的阳极端耦接输入节点N20，且其阴极端耦接节点N40。二级管41的阳极端耦接节点N40，且其阴极端耦接节点N41。二级管42的阳极端耦接节点N41，且其阴极端耦接输出节点N21。

举例而言，当电子电路1操作时，电压追踪电路14通过电源端T10接收电压VD，例如为44V，本发明并不以此为限。此时，二级管40～42的每一者提供于其阳极端与阴极端之间的0.7V跨压。因此，降压电路22的输入节点N20与输出节点N21之间的电压差为2.1V(0.7Vx3＝2.1V)。介于输入节点N20与输出节点N21之间的电压差(2.1V)则作为降压电路22提供的调节电压。此时，输出节点N21上的控制电压V22为41.9V(44V-2.1V＝41.9V)，借此实现降压操作，即实现了以调节电压来降低电压VD以于输出节点N21产生控制电压V22。

图5是表示根据本发明另一实施例的电压追踪电路14，其中，降压电路22具有第三架构。参阅图5，降压电路22包括串接于输入节点N20与输出节点N21之间的PMOS晶体管(降压器件)50～52，实际数量可依照实际需求调整，本发明并不以此为限。PMOS晶体管50具有四个电极端501～504，分别为栅极501、漏极502、源极503、以及基极504。漏极502耦接输入节点N20。源极503以及基极504耦接节点N50。PMOS晶体管51具有四个电极端511～514，分别为栅极511、漏极512、源极513、以及基极514。漏极512耦接节点N50。源极513以及基极514耦接节点N51。PMOS晶体管52具有四个电极端521～524，分别为栅极521、漏极522、源极523、以及基极524。漏极522耦接节点N51。源极513以及基极514耦接输出节点N21。PMOS晶体管50～53的栅极501、511、以及521接耦接输出端T12。

举例而言，当电子电路1操作时，电压追踪电路14通过电源端T10接收电压VD，例如为44V，本发明并不以此为限。此时，PMOS晶体管50～52为关断状态。由于PMOS晶体管50～52存在寄生二级管，PMOS晶体管50～52的每一者具有介于其漏极与源极之间的0.7V跨压。因此，降压电路22的输入节点N20与输出节点N21之间的电压差为2.1V(0.7Vx3＝2.1V)。介于输入节点N20与输出节点N21之间的电压差(2.1V)则作为降压电路22提供的调节电压。此时，输出节点N21上的控制电压V22为41.9V(44V-2.1V＝41.9V)，借此实现降压操作，即实现了以调节电压来降低电压VD以于输出节点N21产生控制电压V22。在此实施例中，由输出端T12上的输出电压VTH是追随电压VD与电压VS/B中具有较高电平的一者，因此PMOS晶体管50～53的栅极501、511、以及521具有较高的电压，使得PMOS晶体管50～53能稳定地维持关断状态。

在一些实施例中，电子电路1操作时，为了能让电压追踪电路14中PMOS晶体管20的栅极的电压能快速地朝电压VTH增加，一电阻器耦接于降压电路22的输出端N21与接地端GND之间，如图6所示。因此，在图3～图5所示降压电路22的各例子中，电阻器60耦接于降压电路22的输出端N21与接地端GND之间，分别如图7～图9所示。如图7所示的第一架构，在图3的电压追踪电路更具有一电阻器60，耦接于降压电路22的输出端N21与接地端GND之间；如图8所示的第二架构，在图4的电压追踪电路更具有一电阻器60，耦接于降压电路22的输出端N21与接地端GND之间；如图9所示的第三架构，在图5的电压追踪电路更具有一电阻器60，耦接于降压电路22的输出端N21与接地端GND之间。图6～图9所示的电压追踪电路的操作如前文所述，请参阅图2A～图5的说明。

图10是表示图1中高压侧的NMOS晶体管10的结构剖面图。参阅图10，NMOS晶体管10形成在P型衬底SUB上。N型内埋层NBL与P型阱109形成在P型衬底SUB内。N型隔离深阱100形成在N型内埋层NBL上，且介于P型阱109之间。P型阱105形成在N型隔离深阱100内。N型阱106形成在P型阱105内，以作为NMOS晶体管10的漏极区。与N型阱106电连接的接触电极作为漏极电极102。N型掺杂区107形成在P型阱105内，以作为NMOS晶体管10的源极区。P型掺杂区108形成在P型阱105内，以作为NMOS晶体管10的基极区。分别与N型掺杂区107以及P型掺杂区108电连接的接触电极作为源极103与基极104。由于源极103与基极104彼此连接，图10仅显示单一接触电极。在P型阱105上形成栅极介电层与栅极层，且与栅极层电连接的接触电极作为栅极101。

根据图10的架构，存在数个寄生双极晶体管，包括形成在N型隔离深阱100、P型阱105、与N型阱106之间的寄生NPN双极晶体管LNPN、形成在P型阱105、N型隔离深阱100、与P型阱109之间的寄生PNP双极晶体管LPNP、形成在N型阱106、P型阱105、与N型内埋层NBL之间的寄生NPN双极晶体管VNPN、以及形成在P型阱105、N型内埋层NBL、与P型衬底SUB之间的寄生PNP双极晶体管VPNP。

如图10所示，N型隔离深阱100未与漏极102连接在一起。N型隔离深阱100的电压与漏极102的电压各自独立。根据上述电压追踪电路14的操作，其所产生的控制电压VTH是为电压VD与电压VS/B中具有较高电平的一者。借由施加控制电压VTH至N型隔离深阱100，避免寄生二级管导通，举例而言，寄生二级管包括NPN双极晶体管LNPN、寄生PNP双极晶体管LPNP、寄生NPN双极晶体管VNPN、或寄生PNP双极晶体管VPNP，但本发明并不以此为限。在一实施例中，上述寄生二级管皆未导通。举例而言，当电压VS/B大于电压VD的情况下，由于电压追踪电路14产生与电压VS/B相等的控制电压VTH，使得N型隔离深阱100与N型内埋层NBL的电压接近或等于。因此，寄生NPN双极晶体管VNPN与寄生PNP双极晶体管VPNP未导通，减少了经过衬底漏电流。

虽然本发明已以较佳实施例所述如上，但其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与修饰，因此本发明的保护范围当视前附的权利要求范围所界定者为准。

Claims (13)

1.一种电压追踪电路，用以追踪一第一电压端上的一第一电压与一第二电压端上的一第二电压中的一者以产生一输出电压，其特征在于，包括：

一第一P型晶体管，具有一栅极、一漏极、以及一源极，其中，该第一P型晶体管的该漏极耦接该第一电压端；

一降压电路，耦接于该第一电压端与该第一P型晶体管的该栅极之间，且提供一调节电压，其中，该降压电路以该调节电压来降低该第一电压以产生一控制电压，且将该控制电压提供至该第一P型晶体管的该栅极；以及

一第二P型晶体管，具有一栅极、一漏极、以及一源极，其中，该第二P型晶体管的该栅极耦接该第一电压端，且该第二P型晶体管的该漏极耦接该第二电压端；

其中，该第一P型晶体管的该源极与该第二P型晶体管的该源极耦接该电压追踪电路的一输出端，且该输出电压产生于该输出端。

2.如权利要求1所述的电压追踪电路，其特征在于，当该第一电压大于或等于该第二电压时，借由通过该第一P型晶体管的一电流路径，该输出电压等于该第一电压。

3.如权利要求1所述的电压追踪电路，其特征在于，当该第一电压小于该第二电压时，借由通过该第二P型晶体管的一电流路径，该输出电压等于该第二电压。

4.如权利要求1所述的电压追踪电路，其特征在于，该降压电路包括：

一输入节点，该第一电压端；

一输出节点，耦接该第一P型晶体管的该栅极；以及

多个降压器件，串接于该输入节点与该输出节点之间；

其中，该调节电压为该输入节点与该输出节点之间的电压差。

5.如权利要求4所述的电压追踪电路，其特征在于，更包括：

一电阻器，耦接于该第一P型晶体管的该栅极与一接地端之间。

6.如权利要求4所述的电压追踪电路，其特征在于，所述多个降压器件包括：

一第三P型晶体管，具有耦接该输入节点的一漏极，且具有耦接一第一节点的一栅极与一源极；

一第四P型晶体管，具有耦接该第一节点的一漏极，且具有耦接一第二节点的一栅极与一源极；以及

一第五P型晶体管，具有耦接该第二节点的一漏极，且具有耦接该输出节点的一栅极与一源极。

7.如权利要求4所述的电压追踪电路，其特征在于，所述多个降压器件包括：

一第一二级管，具有耦接该输入节点的一阳极端，且具有耦接一第一节点的一阴极端；

一第二二级管，具有耦接该第一节点的一阳极端，且具有耦接一第二节点的一阴极端；以及

一第三二级管，具有耦接该第二节点的一阳极端，且具有耦接该输出节点的一阴极端。

8.如权利要求4所述的电压追踪电路，其特征在于，所述多个降压器件包括：

一第三P型晶体管，具有耦接该输入节点的一漏极、耦接一第一节点的一源极、以及一栅极；

一第四P型晶体管，具有耦接该第一节点的一漏极、耦接一第二节点的一源极、以及一栅极；以及

一第五P型晶体管，具有耦接该第二节点的一漏极、耦接该输出节点的一源极、以及一栅极；

其中，该第三P型晶体管的该栅极、该第四P型晶体管的该栅极、该第五P型晶体管的该栅极皆耦接该电压追踪电路的该输出端。

9.如权利要求1所述的电压追踪电路，其特征在于，当该电压追踪电路操作时，该第一电压维持在一固定值，而该第二电压为一可变动电压。

10.如权利要求1所述的电压追踪电路，其特征在于，该输出电压是施加于包围一高压侧器件的一隔离深阱。

11.一种电子电路，其特征在于，包括：

一高压侧器件，具有一第一电极端以及一第二电极端，且由一隔离深阱所包围；以及

一电压追踪电路，耦接该第一电极端与该第二电极端，用以追踪该第一电极端上的一第一电压与该第二电极端上的一第二电压中的一者以于一输出端上产生一输出电压，且将该输出电压施加至包围该高压侧器件的该隔离深阱；

其中，电压追踪电路，包括：

一第一P型晶体管，具有一栅极、一漏极、以及一源极，其中，该第一P型晶体管的该漏极耦接该第一电极端；

一降压电路，耦接于该第一电极端与该第一P型晶体管的该栅极之间，且提供一调节电压，其中，该降压电路以该调节电压来降低该第一电压以产生一控制电压，且将该控制电压提供至该第一P型晶体管的该栅极；以及

一第二P型晶体管，具有一栅极、一漏极、以及一源极，其中，该第二P型晶体管的该栅极耦接该第一电极端，且该第二P型晶体管的该漏极耦接该第二电极端；

其中，该第一P型晶体管的该源极与该第二P型晶体管的该源极耦接该电压追踪电路的该输出端。

12.如权利要求11所述的电子电路，其特征在于，当该电压追踪电路操作时，该第一电压维持在一固定值，而该第二电压为一可变动电压。

13.如权利要求11所述的电子电路，其特征在于，该高压侧器件为一N型横向扩散金属氧化物半导体LDMOS晶体管，且该N型LDMOS晶体管的一栅极与一基极耦接该电子电路的一输出入垫。

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