CN111752324A - 基准电压产生电路以及半导体装置 - Google Patents

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Abstract

本发明提供即使外部电压变动也能够抑制输出电压的变动的基准电压产生电路以及半导体装置。基准电压产生电路包括：第1二极管(1c)，具有第1导通面积；第2二极管(2c)，具有大于第1导通面积的第2导通面积；生成部(4、3)，使用基于第1二极管(1c)的电压和基于第2二极管(2c)的电压来生成基准电压；以及第1电容5，连接在分压电阻2a、(2b)的连接点N2与生成部(4、3)的输出之间，该分压电阻(2a、2b)连接在生成部(4、3)的输出与第2二极管(2c)之间。

Description

基准电压产生电路以及半导体装置
技术领域
本发明涉及基准电压产生电路以及半导体装置。
背景技术
以往，在半导体装置中，为了应对伴随消耗电力的减少、工序微细化而产生的氧化膜的耐压改善、电源电压的稳定化等课题，一般将外部电源电压降压到半导体装置的内部所需的电源电压来使用(以下，有时称为“内部降压”)。用于内部降压的电路构成为组合基准电压电路和调节器电路，其中，该基准电压电路具有即使周围温度、制造工序、外部电源电压等变动也供给恒定的电压的功能，该调节器电路将该基准电压电路的输出电压作为参照电压而产生目标内部降压电压。另外，在基准电压电路中一般也使用能够在原理上极小地补偿温度依赖性的带隙电路。
作为使用了上述带隙电路的半导体装置的以往技术的一个例子，在专利文献1的图1中公开了一种启动电路，该启动电路具备与待机信号的反转信号连接的P沟道型MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管(以下，“PMOS”)1a、具有作为驱动器的功能的PMOS1b、被差动连接的npn型双极晶体管1c、1d(1c由X个npn晶体管构成)、电阻1g、1h、1i、以增益1输出基准电压的运算放大器1e、以及对npn型双极晶体管1c、1d的输出进行差动放大的运算放大器1f。在专利文献1所公开的启动电路中，能够通过使用了npn型双极晶体管1c、1d的带隙，来生成对温度变动、电源变动具有耐性的基准电压。
专利文献1：日本特开2004－318604号公报
然而，在以往技术所涉及的带隙电路中，存在若外部电压过渡性地变动，则输出电压由于专利文献1所涉及的驱动器用PMOS1b的电容耦合而下降，或差动放大用的运算放大器1f的响应无法追随而在输出电压(即，基准电压)产生过冲。特别是在外部电源的电压范围较宽的情况下，由于假设的过渡性的外部电源的电压变动也较大，所以输出电压(基准电压)的变动变得显著，将该电压作为参照电压的调节器输出的电压变动也变大。其结果为，存在超过调节器输出的电压(例如，降压电压或内部电压)供给目的地的元件的元件耐压，或降压电压(内部电压)的供给目的地的电路动作变得困难这个课题。另外，存在当反复接受过渡性的外部电源的电压变动时，带隙电路的输出电压反复变动，调节器电路的放大器的响应无法跟随而输出电压持续上升这个课题。
发明内容
本发明是为了解决上述的课题而完成的，其目的在于提供即使外部电压变动，也能够抑制输出电压的变动的基准电压产生电路以及半导体装置。
本发明所涉及的基准电压产生电路包括：第1二极管，具有第1导通面积；第2二极管，具有大于上述第1导通面积的第2导通面积；生成部，使用基于上述第1二极管的电压和基于上述第2二极管的电压来生成基准电压；以及第1电容，连接在分压电阻的连接点与上述生成部的输出之间，其中，上述分压电阻连接在上述生成部的输出与上述第2二极管之间。
本发明所涉及的半导体装置包括：上述基准电压产生电路；低通滤波器，输入端与上述基准电压产生电路的输出连接；以及电压转换部，与上述低通滤波器的输出端连接，并且基于由上述基准电压产生电路生成的基准电压对外部电源的电压进行转换并输出。
本发明所涉及的其它方式所涉及的半导体装置包括：上述基准电压产生电路；以及电压转换部，基于由上述基准电压产生电路生成的基准电压对外部电源的电压进行转换并输出，上述电压转换部具备对上述基准电压产生电路的输出和上述电压转换部的输出进行比较的比较电路、以及连接在上述外部电源与上述比较电路的输出之间的第2电容。
根据本发明，能够提供即使外部电压变动，也能够抑制输出电压的变动的基准电压产生电路以及半导体装置。
附图说明
图1是表示实施方式所涉及的半导体存储装置的结构的一个例子的框图。
图2是表示第1实施方式所涉及的半导体装置的结构的一个例子的电路图。
图3是表示第1实施方式所涉及的半导体装置的各部的动作波形的时间图。
图4是表示第2实施方式所涉及的半导体装置的结构的一个例子的电路图。
图5是表示第2实施方式所涉及的半导体装置的各部的动作波形的时间图。
图6是表示第3实施方式所涉及的半导体装置中的调节器电路的结构的一个例子的电路图。
图7是表示第3实施方式所涉及的半导体装置的各部的动作波形的时间图。
附图标记的说明
1a…电阻；1c…二极管；2a、2b…电阻；2c…二极管；3…驱动器；4…运算放大器；5…电容；6a、6b…电阻；7…运算放大器；9a、9b…电阻；10…运算放大器；11…低通滤波器；12…电阻；13…电容；14…比较电路；15…驱动器；16…电容；17…电阻；18…电容；50、50A…半导体装置；51…带隙电路；52…缓冲电路；53、53A…调节器电路；54…低通滤波器；60…内部电路；100…半导体存储装置；VBGR、VBGRBF、VBGRD…基准电压；VCC…外部电压；AVCC…外部电压；VDD…内部电压。
具体实施方式
以下，参照附图，详细地对用于实施本发明的方式进行说明。在以下的实施方式中，作为本发明所涉及的半导体装置，例示电压转换电路，作为包括该电压转换电路的半导体装置，例示半导体存储装置来进行说明。另外，在以下的实施方式中，作为电压转换电路，例示降压电路来进行说明。
[第1实施方式]
参照图1至图3，对本实施方式所涉及的基准电压产生电路以及半导体装置进行说明。图1示出本实施方式所涉及的半导体存储装置100。如图1所示，半导体存储装置100构成为包括半导体装置50(在图1中，记载为“电压转换电路”)、以及内部电路60。如图1所示，半导体装置50与内部电路60一起设置在半导体装置内，使外部电源的电压VCC(以下，有时称为“外部电压VCC”)下降到内部电源的电压VDD(以下，有时称为“内部电压VDD”)并供给至内部电路60。本实施方式所涉及的基准电压产生电路设置在半导体装置50的内部。如图1所示，本实施方式所涉及的内部电路60是存储电路，作为一个例子，构成为包括写入读出控制电路、内部电源电路、I/O电路、解码器电路、存储器阵列、传感器电路等。其中，内部电路60内的内部电源电路是接受来自半导体装置50的内部电压VDD，并进行向内部电路60的各电路块的分配等的电路。此处，如果列举各电压值的一个例子，则外部电压VCC例如设为3.3V，内部电压VDD例如设为1.5V。
参照图2，更详细地对本实施方式所涉及的半导体装置50进行说明。如图2所示，半导体装置50构成为包括带隙电路51、缓冲电路52以及调节器电路53。向带隙电路51、缓冲电路52、调节器电路53分别供给外部电压VCC。带隙电路51是本发明所涉及的基准电压产生电路的一个例子。
带隙电路51是生成在调节器电路53中所使用的基准电压VBGR的电路。如图2所示，带隙电路51具备运算放大器4、作为PMOS的驱动器3、二极管1c、2c、电阻1a、2a、2b以及电容5。如图2所示，二极管2c构成为使多个二极管并联连接。另外，电容5连接在驱动器3的漏极与电阻2a、2b的连接点之间。
缓冲电路52具备运算放大器7以及电阻6a、6b。缓冲电路52产生对基准电压VBGR进行缓冲后的基准电压VBGRBF，以便抑制动作噪声对调节器电路53的影响。由于运算放大器7构成调和增益放大器，所以基准电压VBGRBF与基准电压VBGR相等。基准电压VBGRBF被电阻6a、6b分压，并作为基准电压VBGRD供给至调节器电路53。此外，缓冲电路52是在特别注意噪声的情况下等设置即可，并不是必须的电路。
调节器电路53具备运算放大器10以及电阻9a、9b。运算放大器10将基准电压VBGRD作为参照电压，将通过电阻9a、9b对内部电压VDD进行分压并反馈的电压作为比较电压来对两者进行比较，从而控制内部电压VDD，并输出作为目标的降压电压亦即内部电压VDD。
此处，在构成二极管2c的二极管被设为8个二极管1c的情况下，作为带隙电路51的输出电压的基准电压VBGR由以下所示的(式1)表示。VBGR＝(R2a/R2b)×(kT/q)×ln(8×R2a/R1a)+VBE1…(式1)
此处，R1a为电阻1a的电阻值，R2a为电阻2a的电阻值，R2b为电阻2b的电阻值，VBE1为施加至二极管1c的两端的电压，T为绝对温度，ln为自然对数。作为一个例子，基准电压VBGR的具体的电压值为1.2V。
(式1)的右边第1项的温度系数为正，右边第2项(VBE1)的温度依赖性为负。因此，通过调整电阻值R1a、R2a、R2b，以使得右边第1项的温度系数和右边第2项的温度依赖性一致，从而能够调整为基准电压VBGR不具有温度依赖性，或者温度依赖性在允许范围内。
此处，在图2中没有特别进行区分，但外部电压VCC被分离成带隙电路51以及缓冲电路52的VCC、和调节器电路53的VCC，以使得不会受到调节器电路53中的动作噪声的影响。分离通过使各个VCC与其它的电源焊盘连接来实现。另外，也存在为了缓和外部电压VCC中的比较短的期间的电压变动，而在带隙电路51以及缓冲电路52的VCC的前段追加低通滤波器的情况。此外，带隙电路51以及缓冲电路52的VCC、和调节器电路53的VCC的分离考虑噪声的影响等并根据需要进行即可，不是必需的结构。
接下来，参照图3，对半导体装置50的动作进行说明。图3是表示半导体装置50的各部相对于外部电压VCC的变动的动作波形的时间图，图3(a)示出没有图2所示的电容5的情况，图3(b)示出有电容5的情况。在图3(a)、(b)中，＜1＞示出外部电压VCC的波形，＜2＞示出运算放大器4的输入节点(即，图2所示的节点N1以及N2)的波形，＜3＞示出基准电压VBGR的波形，＜4＞示出内部电压VDD的波形。另外，如图3＜1＞所示，在本例中，设为在外部电压VCC中产生变动期间T1(作为一个例子，T1＝2μs(微秒)左右的期间)比较长的期间的变动。另外，外部电压VCC的变动范围是VCCmin与VCCmax之间的范围。
如图3(a)＜2＞所示，当外部电压VCC下降时，作为运算放大器4的输入的节点N1和N2的电压以与电阻1a的电阻值、电阻2a的电阻值对应的斜率下降。通过节点N1的电压与节点N2的电压的差分，作为PMOS的驱动器3成为开启状态，基准电压VBGR也下降。另一方面，当外部电压VCC上升时，通过运算放大器4的响应的延迟，作为PMOS的驱动器3的栅极电压的上升延迟，因此基准电压VBGR急剧地上升。
另外，即使节点N1和节点N2成为相等的电压，驱动器3也依然开启，因此基准电压VBGR与外部电压VCC连动地更加上升。若外部电压VCC的上升停止，则基准电压VBGR的上升也停止，若驱动器3通过此时的节点N1的电压与节点N2的电压的差分(图3所示的差分ΔV4)而成为关闭状态，则通过电阻1a和电阻2a的电流路径放电，基准电压VBGR下降至目标值。
此处，由于一般而言大多数情况下调节器电路53被较小地设计放电能力以抑制消耗电力，所以当基准电压VBGR下降时，作为调节器电路53的输出的内部电压VDD从电阻9a、9b的路径仅稍微放电，如图3(a)＜4＞所示，电压下降较小。另一方面，若基准电压VBGR上升且运算放大器10进行动作，则从电流供给能力高的运算放大器10的驱动器(图示省略)供给电荷，如图3(a)＜4＞所示，内部电压VDD急剧地上升。
若基准电压VBGR转为下降则运算放大器10的驱动器(图示省略)停止，内部电压VDD的节点从电阻9a、9b的路径放电，接近内部电压VDD的目标值。基准电压VBGR的变动的最大值越大，则内部电压VDD的过冲越大。通过以上的动作，内部电压VDD变动至超过VDDmax的范围。此外，VDDmin表示内部电压VDD的目标值的下限，VDDmax表示目标值的上限。另外，在图3(a)＜4＞中，内部电压VDD的过冲是指内部电压VDD超过VDDmax并振动的部分。
与此相对，在有电容5的情况下，通过电容5的作用使基准电压VBGR的变动稳定，并且如图3(b)＜2＞所示，抑制节点N1的电压变动，而节点N2的电压变动没有较大地改变，通过确保节点N1与节点N2之间的电位差亦即差分ΔV4较大，从而增强运算放大器4的差动放大功能，并抑制基准电压VBGR的振动。通过抑制基准电压VBGR的变动，从而也能够缓和作为调节器电路53的输出的内部电压VDD的过冲(过冲收敛在VDDmax以内)。
如以上详述那样，根据本实施方式所涉及的基准电压产生电路以及半导体装置，通过具备电容5，从而同时实现基准电压VBGR的稳定化和运算放大器4的放大增益的改善，所以能够使作为调节器电路53的输出的内部电压VDD的输出变动收敛在目标的电压范围。
[第2实施方式]
参照图4以及图5，对本实施方式所涉及的半导体装置进行说明。如图4(a)所示，本实施方式所涉及的半导体装置50A相对于上述实施方式所涉及的半导体装置50，对作为缓冲电路52的输出的基准电压VBGRD低通滤波器11(低通滤波器，在图4(a)中记载为“LPF”(Low Pass Filter))。另外，对外部电压VCC追加用于噪声除去的低通滤波器54，将通过低通滤波器54后的电压亦即外部电压AVCC供给至带隙电路51以及缓冲电路52各个。对于其它构成，由于与半导体装置50相同，所以对同样的结构标注相同的附图标记，省略详细的说明。此外，也可以向调节器电路53供给外部电压AVDD。
图4(b)示出低通滤波器11的结构的一个例子。如图4(b)所示，低通滤波器11由具备电阻12以及电容13的积分电路构成，具备输入端子VBGRD＿IN和输出端子VBGRD＿OUT。
参照图5，对半导体装置50A的动作进行说明。图5是表示半导体装置50A的各部相对于外部电压VCC的变动的动作波形的时间图，图5(a)示出没有图4所示的低通滤波器11的情况，图5(b)示出有低通滤波器11的情况。在图5(a)、(b)中，＜1＞示出外部电压VCC、AVCC的波形，＜2＞示出基准电压VBGRD的波形，＜3＞示出内部电压VDD的波形。另外，如图5＜1＞所示，在本例中设为在外部电压VCC中反复产生变动期间T2(作为一个例子，T2＝500ns(纳秒)左右的期间)比较短的期间的变动。另外，外部电压VCC的变动范围为VCCmin与VCCmax之间的范围。
如图5＜1＞所示，通过低通滤波器54的作用，外部电压AVCC的变动与外部电压VCC的变动相比较而变小。然而，即使外部电压AVCC的变动变小，在作为带隙电路51的输出的基准电压VBGR中依然也产生变动，如图5(a)＜2＞所示，在作为缓冲电路52的输出的基准电压VBGRD中还产生也加之由运算放大器7的响应所带来的作用的振动。
若基准电压VBGRD变动，则在调节器电路53中反复接受到高于平均电压的基准电压VBGRD时，从运算放大器10的电流供给能力高的驱动器(图示省略)反复供给电荷，内部电压VDD逐渐上升。如图5(a)＜3＞所示，若内部电压VDD超过允许电压的上限VDDmax，则超过元件耐压，或降压电压供给目的地的电路动作变得困难。
相对于上述，有低通滤波器11的情况下的动作如以下那样。即，通过使基准电压VBGRD通过低通滤波器11，作为调节器电路53的参照电压的输出端子VBGRD＿OUT的电压的变动如图5(b)＜2＞所示那样变小。在反复接受到高于平均电压的输出端子VBGRD＿OUT的电压时，从运算放大器10的电流供给能力高的驱动器(图示省略)反复供给电荷的期间和供给速度与图5(a)的情况相比变小，因此如图5(b)＜3＞所示那样，能够抑制内部电压VDD的上升，使得不超过内部电压VDD的允许电压的上限VDDmax。
另一方面，由于输出端子VBGRD＿OUT的电压仅用于运算放大器10的输入段的FET的栅极的充电，所以低通滤波器11的电流供给能力可以较小。因此，由于能够较大地设定电阻12的电阻值，所以能够充分减小低通滤波器11的电路面积，也有利于布局面积的抑制。
如以上详述那样，根据本实施方式所涉及的半导体装置，由于即使在比较短的期间反复接受到外部电源的电压变动，也能够电路面积的大幅度的增大，并且抑制内部(降压)电压VDD的过冲，所以能够使半导体装置稳定地动作。
[第3实施方式]
参照图6以及图7，对本实施方式进行说明。本实施方式所涉及的半导体装置是将上述的半导体装置50A(图4)中调节器电路53置换为调节器电路53A，并省略低通滤波器11的半导体装置。因此，对于与半导体装置50A相同的结构，参照相同的附图标记，省略图示。
图6示出本实施方式所涉及的调节器电路53A的电路图。如图6所示，调节器电路53A具备比较电路14、驱动器(PMOS)15、电容16、18、电阻9a、9b、17。调节器电路53A将基准电压VBGRD(参照图4)作为输入，将驱动器15的漏极作为输出端子，以输出内部电压VDD。
比较电路14对基准电压VBGRD、和通过电阻9a以及9b对内部电压VDD进行分压后的分压电压进行比较，并基于其结果来控制驱动器15的栅极的比较器。电容16以及电阻17被设置成由比较电路14、驱动器15、电阻9a、9b形成的负反馈电路的相位补偿用。后述电容18的功能。由于即使是调节器电路53也在输出段设置有相当于驱动器15的PMOS，所以调节器电路53A与调节器电路53的不同点是有无电容16、18、电阻17，如后述那样，由于电容16以及电阻17起因于电容18的连接，所以本质的不同点是有无电容18。
参照图7，对本实施方式所涉及的半导体装置(以下，“本半导体装置”)的动作进行说明。图7是表示本半导体装置的各部相对于外部电压VCC的变动的动作波形的时间图，图7(a)示出使用图4所示的调节器电路53作为调节器电路的情况，图7(b)示出使用图6所示的调节器电路53A的情况。在图7(a)、(b)中，＜1＞示出外部电压VCC、AVCC的波形，＜2＞示出基准电压VBGRD的波形，＜3＞示出内部电压VDD的波形。另外，如图7＜1＞所示，在本例中设为在外部电压VCC中反复产生变动期间T2(作为一个例子，T2＝500ns(纳秒)左右的期间)比较短的期间的变动。另外，外部电压VCC的变动范围为VCCmin与VCCmax之间的范围。
如图7＜1＞所示，通过低通滤波器54的作用，外部电压AVCC的振动比外部电压VCC的振动小地收敛。其结果如图7＜2＞所示，基准电压VBGRD的振动也比图5(a)＜2＞所示的振动小地收敛。以上的内容与图7(a)、(b)共用的内容。
此处，特别是在半导体装置待机(Standby)时，在维持内部电压VDD的电位的用途的调节器电路中，有时增大电阻9a、9b的电阻值，使比较电路14的响应速度变慢，以减少消耗电流。在这样的用途的调节器电路的情况下、暴露于高温环境的情况下、在制造工序中PMOS的阈值较低地完成的情况下，若基准电压VBGRD变动并反复接受到高于平均电压的电压，则即使基准电压VBGRD的振动较小，也无法完全关闭作为PMOS的驱动器15，作为输出电压的内部电压VDD会逐渐上升。对此进行图示的是图7(a)＜3＞，在调节器电路53的情况下，内部电压VDD成为这样的波形。
与此相对，图7(b)＜3＞示出调节器电路53A的内部电压VDD的变动。在调节器电路53A中，通过在外部电压AVCC与驱动器15的栅极之间连接电容18，与外部电压AVCC的上升连动地使驱动器15的栅极上升，关闭作为PMOS的驱动器15。其结果为，由于不取决于比较电路14的响应速度而能够直接关闭作为PMOS的驱动器15，所以如图7(b)＜3＞所示，能够抑制作为输出的内部电压VDD的上升。
此处，在通过连接电容18来减少调节器电路53A的相位富余的情况下，可以不进行相位补偿。电容16以及电阻17被设置为用于该相位补偿。但是，若增加相位补偿用的电容16的电容值，则由于与电容18的电容耦合，有时无法获得足以关闭作为PMOS的驱动器15的栅极电压。在该情况下，通过使相位补偿用的电阻17的电阻值增加来确保相位富余，并抑制电容16的电容值即可。
如以上详述那样，根据本实施方式所涉及的半导体装置，即使是待机(Standby)用途那样的低消耗电力型的调节器电路，在反复接受到比较短的期间的外部电压变动时，也能够抑制电路面积的增大，并抑制内部(降压)电压VDD的过冲。
此外，在上述各实施方式中，单独对各实施方式所涉及的结构进行了说明，但本发明中不仅单独适合各实施方式的方式，也可以为组合两个以上的实施方式而构成的方式。例如，也可以为全部应用实施方式1至实施方式3的方式。

Claims (7)

1.一种基准电压产生电路，包括：
第1二极管，具有第1导通面积；
第2二极管，具有大于上述第1导通面积的第2导通面积；
生成部，使用基于上述第1二极管的电压和基于上述第2二极管的电压来生成基准电压；以及
第1电容，连接在分压电阻的连接点与上述生成部的输出之间，上述分压电阻连接在上述生成部的输出与上述第2二极管之间。
2.根据权利要求1所述的基准电压产生电路，其中，
上述基准电压产生电路还包括一端与上述第1二极管连接的第1电阻，
上述分压电阻具备在一端与上述第2二极管连接的第2电阻、以及一端与上述第2电阻的另一端连接的第3电阻，
上述生成部具备：运算放大器，一个输入端子与上述第1二极管和上述第1电阻的连接点连接，另一个输入端子与上述第2电阻和上述第3电阻的连接点连接；以及第1场效应晶体管，栅极与上述运算放大器的输出连接，输出上述基准电压的漏极与上述第1电阻的另一端以及上述第3电阻的另一端连接，
上述第1电容连接在上述第1场效应晶体管的漏极与上述第2电阻和上述第3电阻的连接点之间。
3.一种半导体装置，包括：
权利要求1或者权利要求2所述的基准电压产生电路；
低通滤波器，输入端与上述基准电压产生电路的输出连接；以及
电压转换部，与上述低通滤波器的输出端连接，并且基于由上述基准电压产生电路生成的基准电压对外部电源的电压进行转换并输出。
4.一种半导体装置，包括：
权利要求1或者权利要求2所述的基准电压产生电路；以及
电压转换部，基于由上述基准电压产生电路生成的基准电压对外部电源的电压进行转换并输出，
上述电压转换部具备对上述基准电压产生电路的输出和上述电压转换部的输出进行比较的比较电路、以及连接在上述外部电源与上述比较电路的输出之间的第2电容。
5.根据权利要求4所述的半导体装置，其中，
上述电压转换部还具备第2场效应晶体管，上述第2场效应晶体管的源极与上述外部电源连接，栅极与上述比较电路的输出连接，漏极被作为上述电压转换部的输出，
上述第2电容连接在上述外部电源与上述第2场效应晶体管的栅极之间。
6.根据权利要求5所述的半导体装置，其中，
上述电压转换部还具备相位补偿电路，上述相位补偿电路连接在上述第2场效应晶体管的栅极与上述漏极之间。
7.根据权利要求4～权利要求6中的任意一项所述的半导体装置，其中，还包括：
缓冲电路，与上述基准电压产生电路的输出连接；以及
低通滤波器，连接在上述缓冲电路的输出与上述电压转换部的输入之间。
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