CN117472129A - 电压追踪电路以及电子电路 - Google Patents

Abstract

本发明公开了一种电压追踪电路以及电子电路，所述电压追踪电路用以追踪第一电压端上的第一电压与第二电压端上的第二电压中的一个以产生输出电压。电压追踪电路包括第一与第二P型晶体管以及一控制电路。第一P型晶体管的漏极耦接第一电压端。第二P型晶体管的栅极耦接第一电压端，且其的漏极耦接第二电压端。控制电路耦接第一与第二电压端，且根据第一与第二电压产生控制电压。第一P型晶体管的源极与第二P型晶体管的源极耦接电压追踪电路的输出端，且输出电压产生于输出端。当第二电压大于第一电压时，控制电路产生控制电压以关断第一P型晶体管。

Description

电压追踪电路以及电子电路

技术领域

本发明是有关于一种电压追踪电路，特别是有关于一种具有较低功率消耗的电压追踪电路。

背景技术

一般而言，当N型金属氧化物半导体(N-type metal oxide semiconductor，NMOS)用于一电子电路的高压侧时，可能会因为在其源/基极上发生过电压，使得NMOS晶体管的寄生双极二极管导通，导致漏电流的发生。漏电流会导致电子电路过热，并且损坏电子电路。因此，如何能降低过电压发生时所引起的漏电流，是重要的议题。

发明内容

有鉴于此，本发明提出一种电压追踪电路。此电压追踪电路用以追踪一第一电压端上的一第一电压与一第二电压端上的一第二电压中的一个以产生一输出电压。电压追踪电路包括一第一P型晶体管、一第二P型晶体管、以及一控制电路。第一P型晶体管具有一栅极、一漏极、以及一源极。第一P型晶体管的漏极耦接第一电压端。第二P型晶体管具有一栅极、一漏极、以及一源极。第二P型晶体管的栅极耦接第一电压端，且第二P型晶体管的漏极耦接第二电压端。控制电路耦接第一电压端以及第二电压端，且根据第一电压以及第二电压产生一控制电压。第一P型晶体管的源极与第二P型晶体管的源极耦接电压追踪电路的一输出端，且输出电压产生于输出端。当第二电压大于第一电压时，控制电路产生控制电压以关断第一P型晶体管。

本发明另提出一种电子电路。此电子电路包括一高压侧元件以及一电压追踪电路。高压侧元件具有一第一电极端以及一第二电极端，且由一隔离深井区所包围。电压追踪电路耦接第一电极端与第二电极端，用以追踪第一电极端上的一第一电压与第二电极端上的一第二电压中的一个以于一输出端上产生一输出电压，且将输出电压施加至包围高压侧元件的隔离深井区。电压追踪电路包括一第一P型晶体管、一第二P型晶体管、以及一控制电路。第一P型晶体管具有一栅极、一漏极、以及一源极。第一P型晶体管的漏极耦接该第一电压端。第二P型晶体管具有一栅极、一漏极、以及一源极。第二P型晶体管的栅极耦接第一电压端，且第二P型晶体管的漏极耦接第二电压端。控制电路耦接第一电压端以及第二电压端，且根据第一电压以及第二电压产生一控制电压。第一P型晶体管的源极与第二P型晶体管的源极耦接电压追踪电路的输出端，且输出电压产生于输出端。当第二电压大于第一电压时，控制电路产生控制电压以关断第一P型晶体管。

附图说明

图1表示本发明一实施例的电子电路。

图2表示根据本发明一实施例，图1的电压追踪电路在第一电压条件下的操作示意图。

图3表示根据本发明一实施例，图1的电压追踪电路在第二电压条件下的操作示意图。

图4表示根据本发明一实施例，图1的电压追踪电路在第三电压条件下的操作示意图。

图5表示根据本发明一实施例，图2至图4的电压追踪电路的驱动电路具有第一架构。

图6表示根据本发明另一实施例，图2至图4的电压追踪电路的驱动电路具有第二架构。

图7表示根据本发明另一实施例，图2至图4的电压追踪电路的驱动电路具有第三架构。

图8表示本发明另一实施例，图1的电子电路的电压追踪电路。

图9表示根据本发明一实施例，图8的电压追踪电路的驱动电路具有第一架构。

图10表示根据本发明另一实施例，图8的电压追踪电路的驱动电路具有第二架构。

图11表示根据本发明另一实施例，图8的电压追踪电路的驱动电路具有第三架构。

图12表示图1中高压侧的NMOS晶体管的结构剖面图。

附图标记说明：

1:电子电路

10:电压追踪电路

11,12:NMOS晶体管

13:输出入垫

14:电感器

20:控制电路

21:驱动电路

22～24:PMOS晶体管

51～53,61～63:PMOS晶体管

71～73:二极管

80:PMOS晶体管

125:P型井区

126:N型井区

127:N型掺杂区

128:P型掺杂区

129:P型井区

DW10,DW11:N型隔离深井区

GND:接地端

N10:节点

N20A,N20B,N21A:输入节点

N20C,N21B:输出节点

N50,N51,N60,N61,N70,N71:节点

NBL:N型内埋层

P22,P23:电流路径

SUB:P型衬底

T10A,T10B:电压端

T10C:输出端

T11A,T12A,T22A,T23A,T24A,T51A,T52A,T53A,T61A,T62A,T63A,T80A:栅极

T11B,T12B,T22B,T23B,T24B,T51B,T52B,T53B,T61B,T62B,T63B,T80B:漏极

T11C,T12C,T22C,T23C,T24C,T51C,T52C,T53C,T61C,T62C,T63C,T80C:源极

T11D,T12D,T22D,T23D,T24D,T51D,T52D,T53D,T61D,T62D,T63D,T80D:基极

V20:控制电压

V21:驱动电压

VD:电压

VTH:输出电压

VS/B:电压

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。

图1表示根据本发明一实施例的电子电路。参阅图1，电子电路1包括电压追踪电路10、位于高压侧的N型金属氧化物半导体(N-type metal oxide semiconductor，NMOS)晶体管11(即，作为高压侧元件)、于低压侧的NMOS晶体管(即，作为低压侧元件)12、输出入垫(PAD)13、以及电感器14。在此实施例中，NMOS晶体管11与12为N型横向扩散金属氧化物半导体(N-type laterally diffused metal oxide semiconductor，LDMOS)晶体管，且各由一N型隔离深井区所包围。举例来说，参阅图1，符号“DW10”表示包围LDNMOS晶体管11的N型隔离深井区，而符号“DW11”表示包围LDNMOS晶体管12的N型隔离深井区。

如图1所示，LDNMOS晶体管11包括四个电极端T11A～T11D，分别为栅极T11A、漏极T11B、源极T11C、以及基极(bulk)T11D。栅极T11A接收来自电子电路1中其他元件所产生的信号。漏极T11B耦接电压追踪电路10的电压端T10A。源极T11C与基极T11D彼此耦接于节点N10。电压追踪电路10的电压端T10B耦接节点N10，即耦接源极T11C与基极T11D(源/基极T111C/T112D)。LDNMOS晶体管12包括四个电极端T12A～T12D，分别为栅极T12A、漏极T12B、源极T12C、以及基极T12D。栅极T12A接收来自电子电路1中其他元件所产生的信号。漏极T12B耦接节点N10。源极T12C与基极T12D皆耦接于接地端GND。电感器14则耦接于节点N10与输出入垫13之间。

参阅图1，电压追踪电路10的电压端T10A耦接LDNMOS晶体管11的漏极T11B，其电压端T10B耦接LDNMOS晶体管11的源极T11C与基极T11D。当电子电路1操作时，电压追踪电路10根据漏极T11B上的电压VD以及源极T11C与基极T11D上的电压VS/B中具有较高电平的一个，于其输出端T10C上产生输出电压VTH。换句话说，电压追踪电路10追踪电压VD与电压VS/B中具有较高电平的一个，且使输出电压VTH等于追踪到的较高电压。因此可知，电压追踪电路10可根据电压VD与VS/B来改变输出电压VTH。

输出电压VTH自电压追踪电路10提供至包围LDNMOS晶体管11的N型隔离深井区DW10。在一些情况下，当在输出入垫13发生一过电压事件时，通过电感器14的传导，电压VS/B增加至高于电压VD。根据本发明的实施例，通过电压追踪电路10的操作，输出电压VTH随着电压VS/B而增加。输出电压VTH的增加可关闭与N型隔离深井区DW10相关的寄生双极晶体管，或者可降低与N型隔离深井区DW10相关的寄生双极晶体管的导通效能，藉此避免或减少漏电流。根据上述，通过电压追踪电路10对施加于N型隔离深井区DW10的输出电压VTH的控制，可避免因漏电流所导致的高温度损坏了电子电路1中电子元件的情况。

以下将说明电压追踪电路10的各种实施例与操作。

参阅图2至图4，为根据本发明一实施例，电压追踪电路在不同的电压条件下的操作示意图。以下将通过图2来说明电压追踪电路10的电路架构。参阅图2，电压追踪电路10包括控制电路20、驱动电路21、以及P型金属氧化物半导体(N-type metal oxidesemiconductor，PMOS)晶体管22与23。PMOS晶体管22包括四个电极端T22A～T22D，分别为栅极T22A、漏极T22B、源极T22C、以及基极T22D。漏极T22B耦接电压端T10A，其源极T22C与基极T22D耦接输出端T10C。驱动电路21具有输入节点N21A与输出节点N21B。输入节点N21A耦接电压端T10A，且输出节点N21B耦接PMOS晶体管22的栅极T22A。PMOS晶体管23包括四个电极端T23A～T23D，分别为栅极T23A、漏极T23B、源极T23C、以及基极T23D。栅极T23A耦接电压端T10A，其漏极T23B耦接电压端T10B，其源极T23C与基极T23D耦接输出端T10C。

控制电路20具有输入节点N20A与N20B以及输出节点N20C。输入节点N20A耦接电压端T20A，输入节点N20B耦接电压端T10B，以及输出节点N20C耦接PMOS晶体管22的栅极T22A。在此实施例中，控制电路20包括PMOS晶体管24。PMOS晶体管24包括四个电极端T24A～T24D，分别为栅极T24A、漏极T24B、源极T24C、以及基极T24D。栅极T24A耦接输入节点N20A，其漏极T24B耦接输入节点N20B，其源极T24C与基极T24D耦接输出节点N20C。

参阅图2，当电子电路1操作时，电压追踪电路10通过电源端T10A接收电压VD，且通过电源端T10B接收电压VS/B。在图2的实施例中，电压VS/B等于电压VD(VS/B＝VD)，例如，电压VD与电压VS/B都是44V。此时，PMOS晶体管23关闭。驱动电路21提供一调节电压。当驱动电路21通过输入节点N21A接收电压VD时，其执行一降压操作，以通过此调节电压来降低电压VD以于输出节点N21B产生驱动电压V21。换句话说，驱动电路21根据电压VD产生驱动电压V21，且驱动电压V21小于电压VD(V21<VD)。例如，调节电压为2.1V，且驱动电压V21为41.9V。此时，PMOS晶体管22的栅极T22A的电压等于驱动电压V21。由于驱动电压V21小于电压VD，PMOS晶体管22导通以提供介于电压端T10A与输出端T10C之间的一电流路径P22。通过PMOS晶体管22的电流路径P22，输出端T10C上的输出电压VTH追随电压VD而增加，最终等于电压VD(VTH＝VD＝44V)。

此外，当电压VS/B等于电压VD(VS/B＝VD)时，控制电路20根据电压VD阻断在输入节点N20B与输出节点N20C之间的电流路径。详细来说，PMOS晶体管24根据电压VD而关断，使得在漏极T24B与源极T24C之间不具有电流路径。如此一来，驱动电压V21能稳定地为维持在例如为41.9V的电平，使得PMOS晶体管22的导通状态不受电压VS/B影响。

参阅图3，在一些情况下，电压VS/B小于电压VD(VS/B<VD)。举例来说，电压VD为44V，而电压VS/B为0V。此时，PMOS晶体管23关闭。驱动电路21执行降压操作，以通过调节电压(例如，2.1V)来降低电压VD以于输出节点N21B产生驱动电压V21。驱动电压V21小于电压VD(V21<VD)，例如，驱动电压V21为41.9V。此时，PMOS晶体管22的栅极T22A的电压等于驱动电压V21。由于驱动电压V21小于电压VD，PMOS晶体管22导通以提供电流路径P22。通过电流路径P22，输出端T10C上的输出电压VTH追随电压VD而增加，最终等于电压VD(VTH＝VD＝44V)。

此外，当电压VS/B小于电压VD(VS/B<VD)时，控制电路20根据电压VD阻断在输入节点N20B与输出节点N20C之间的电流路径。详细来说，PMOS晶体管24根据电压VD而关断，使得在漏极T24B与源极T24C之间不具有电流路径。如此一来，驱动电压V21能稳定地为维持在例如为41.9V的电平，使得PMOS晶体管22的导通状态不受电压VS/B影响。

参阅图4，在一些情况下，电压VS/B大于电压VD(VS/B>VD)。举例来说，电压VD为44V，而电压VS/B为46.5V。此时，PMOS晶体管23导通以提供介于电压端T10B与输出端T10C之间的一电流路径P23。通过电流路径P23，输出端T10C上的输出电压VTH追随电压VS/B而增加，最终等于电压VS/B(VTH＝VS/B＝46.5)。

此外，当电压VS/B大于电压VD(VS/B>VD)时，控制电路20根据电压VD提供在输入节点N20B与输出节点N20C之间的电流路径。控制电路20因此提供了控制电压V20，且控制电压V20等于电压VS/B(46.5V)。详细来说，PMOS晶体管24根据电压VD而导通，在漏极T24B与源极T24C之间具有电流路径，使得控制电压V20等于电压VS/B(V＝VS/B>VD)。此时，虽然驱动电路21也进行上述的降压操作，但由于控制电路20提供了较大的46.5V的控制电压V20，因此PMOS晶体管22在此情况下处于关断状态，换句话说，控制电路20关断PMOS晶体管22。基于PMOS晶体管22的关断状态，即使输出电压VTH(46.5V)大于电压VD(44V)，也不会产生由输出端T10C至电压端T10A的漏电流。通过控制电路20对PMOS晶体管的关断操作，输出电压VTH最终能稳定地维持等于电压VS/B，即稳定地维持在46.5V。

根据上述，电压追踪电路10根据电压VD与电压VS/B中具有较高电平的一个，以在输出端T10C上产生输出电压VTH。如此一来，输出电压VTH追随电压VD与电压VS/B中具有较高电平的一个。通过控制电路20的操作，输出电压VTH能稳定地维持在电压VD与电压VS/B中较高的电压电平。此外，在电压VS/B大于电压VD(VS/B>VD)的情况下，控制电路20阻断了输出端T10C至电压端T10A的漏电流路径，这可降低电子电路1的功率消耗。

本案的驱动电路21包括多个串接于输入节点N21A与输出节点N21B之间的多个降压元件，藉此实现降压操作。降压元件有多种实施方式。以下将通过图5至图7来说明驱动电路21的详细架构。

图5表示根据本发明一实施例的电压追踪电路10，其中，驱动电路21具有第一架构。参阅图5，驱动电路21包括串接于输入节点N21A与输出节点N21B之间的PMOS晶体管(降压元件)51～53，实际数量可依照对于调节电压的实际需求调整，本发明并不以此为限。PMOS晶体管51具有四个电极端T51A～T51D，分别为栅极T51A、漏极T51B、源极T51C、以及基极T51D。漏极T51B耦接输入节点N21A。源极T51C以及基极T51D耦接节点N50。PMOS晶体管52具有四个电极端T52A～T52D，分别为栅极T52A、漏极T52B、源极T52C、以及基极T52D。漏极T52B耦接节点N50。源极T52C以及基极T52D耦接节点N51。PMOS晶体管43具有四个电极端T53A～T53D，分别为栅极T53A、漏极T53B、源极T53C、以及基极T53D。漏极T53B耦接节点N51。源极T53C以及基极T53D耦接输出节点N21B。PMOS晶体管51～53的栅极T51A、T52A、以及T53A皆耦接输出端T10C。

举例而言，当电子电路1操作时，电压追踪电路10通过电源端T10A接收电压VD，例如为44V，本发明并不以此为限。此时，PMOS晶体管51～53为关断状态。由于PMOS晶体管51～53存在寄生二极管，PMOS晶体管51～53的每一个具有介于各自漏极与源极之间的0.7V的跨压。因此，驱动电路21的输入节点N21A与输出节点N21B之间的电压差为2.1V(0.7Vx3＝2.1V)。介于输入节点N21A与输出节点N21B之间的电压差(2.1V)则作为驱动电路21提供的调节电压。此时，输出节点N21B上的驱动电压V21为41.9V(44V-2.1V＝41.9V)，藉此实现降压操作，即实现了以调节电压来降低电压VD以于输出节点N21B产生驱动电压V21。在此实施例中，由输出端T10C上的输出电压VTH追随电压VD与电压VS/B中具有较高电平的一个，因此PMOS晶体管51～53的栅极T51A、T52A、以及T53A具有较高的电压，使得PMOS晶体管51～53能稳定地维持关断状态。

图6表示根据本发明另一实施例的电压追踪电路10，其中，驱动电路21的第二架构。参阅图6，驱动电路21包括串接于输入节点N21A与输出节点N21B之间的PMOS晶体管(降压元件)61～63，实际数量可依照对于调节电压的实际需求调整，本发明并不以此为限。PMOS晶体管61具有四个电极端T61A～T61B，分别为栅极T61A、漏极T61B、源极T61C、以及基极T61D。漏极T61B耦接输入节点N21A。栅极T61A、源极T61C、以及基极T61D耦接节点N60。PMOS晶体管62具有四个电极端T62A～T62B，分别为栅极T62A、漏极T62B、源极T62C、以及基极T62D。漏极T62B耦接节点N60。栅极T62A、源极T62C、以及基极T62D耦接节点N61。PMOS晶体管63具有四个电极端T63A～T63D，分别为栅极T63A、漏极T63B、源极T63C、以及基极T63D。漏极T63B耦接节点N61。栅极T63A、源极T63C、以及基极T63D耦接输出节点N21B。

举例而言，当电子电路1操作时，电压追踪电路10通过电源端T10A接收电压VD，例如为44V，本发明并不以此为限。此时，PMOS晶体管61～63为关断状态。由于PMOS晶体管61～63存在寄生二极管，PMOS晶体管61～63的每一个具有介于各自漏极与源极之间的0.7V的跨压。因此，驱动电路21的输入节点N21A与输出节点N21B之间的电压差为2.1V(0.7Vx3＝2.1V)。介于输入节点N21A与输出节点N21B之间的电压差(2.1V)则作为驱动电路21提供的调节电压。此时，输出节点N21B上的驱动电压V21为41.9V(44V-2.1V＝41.9V)，藉此实现降压操作，即实现了以调节电压来降低电压VD以于输出节点N21B产生驱动电压V21。

图7表示根据本发明另一实施例的电压追踪电路10，其中，驱动电路21具有第三架构。参阅图7，驱动电路21包括串接于输入节点N21A与输出节点N21B之间的二极管(降压元件)71～73，实际数量可依照对于调节电压的实际需求调整，本发明并不以此为限。二极管71的阳极端耦接输入节点N21A，且其阴极端耦接节点N70。二极管72的阳极端耦接节点N70，且其阴极端耦接节点N71。二极管73的阳极端耦接节点N71，且其阴极端耦接输出节点N21B。

举例而言，当电子电路1操作时，电压追踪电路10通过电源端T10A接收电压VD，例如为44V，本发明并不以此为限。此时，二极管71～73的每一个提供于其阳极端与阴极端之间的0.7V跨压。因此，驱动电路21的输入节点N21A与输出节点N21B之间的电压差为2.1V(0.7Vx3＝2.1V)。介于输入节点N21A与输出节点N21B之间的电压差(2.1V)则作为驱动电路21提供的调节电压。此时，输出节点N21B上的驱动电压V21为41.9V(44V-2.1V＝41.9V)，藉此实现降压操作，即实现了以调节电压来降低电压VD以于输出节点N21产生驱动电压V21。

图5至图7所示的电压追踪电路的操作如前文所述，请参阅图2至图4的说明，在此省略相关说明。

在一些实施例中，于电压追踪电路10中，除了PMOS晶体管23耦接在电压端T10B与输出端T10C之间，还有另一PMOS晶体管与PMOS晶体管23串接于电压端T10B与输出端T10C之间。

参阅图8，PMOS晶体管80与PMOS晶体管23串接于电压端T10B与输出端T10C之间。PMOS晶体管80具有四个电极端T80A～T80B，分别为栅极T80A、漏极T80B、源极T80C、以及基极T80D。栅极T80A耦接电压端T10A。漏极T80B耦接电压端T10B。源极T80C以及基极T80D耦接输出端T10C。在图8的实施例中，由于两个PMOS晶体管80与23串接于电压端T10B与输出端T10C之间，在PMOS晶体管80与23都处于导通状态情况下，才会提供介于电压端T10B与输出端T10C之间的电流路径，例如图4所示的电流路径P23。如此一来，在电压VS/B小于电压VD(VS/B<VD)或等于电压VD(VS/B＝VD)时，电压端T10B与输出端T10C之间的电流路径可确实被阻挡，使得输出端T10C上的输出电压VTH能准确地追随电压VD，而不受电压VS/B影响。

因此，在图3至图5所示驱动电路21的各例子中，PMOS晶体管80与23串接于电压端T10B与输出端T10C之间，分别如图9至图11所示。图9至图11所示的电压追踪电路的操作如前文所述，请参阅图2至图4的说明。

图12表示图1中高压侧的NMOS晶体管11的结构剖面图。参阅图12，NMOS晶体管11形成在P型衬底SUB上。N型内埋层NBL与P型井区129形成在P型衬底SUB内。N型隔离深井区DW10形成在N型内埋层NBL上，且在P型井区129中。P型井区125形成在N型隔离深井区DW10中。N型井区126形成在P型井区125中，以作为NMOS晶体管11的漏极区。与N型井区126电连接的接触电极作为漏极T11B。N型掺杂区127形成在在P型井区125中，以作为NMOS晶体管11的源极区。P型掺杂区128形成在在P型井区125中，以作为NMOS晶体管11的基极区。分别与N型掺杂区107以及P型掺杂区108电连接的接触电极作为源极T11C与基极T11D。由于源极T11C与基极T11D彼此连接，图12仅显示单一接触电极。在P型井区125上形成栅极介电层与栅极层，且与栅极层电连接的接触电极作为栅极T11A。

根据图12的架构，存在数个寄生双极晶体管，包括形成在N型隔离深井区DW10、P型井区125、与N型井区126之间的寄生NPN双极晶体管LNPN、形成在P型井区125、N型隔离深井区DW10、与P型井区129之间的寄生PNP双极晶体管LPNP、形成在N型井区126、P型井区125、与N型内埋层NBL之间的寄生NPN双极晶体管VNPN、以及形成在P型井区125、N型内埋层NBL、与P型衬底SUB之间的寄生PNP双极晶体管VPNP。

如图12所示，N型隔离深井区DW10未与漏极T11B连接在一起。N型隔离深井区DW10的电压与漏极T11B的电压各自独立。根据上述电压追踪电路10的操作，其所产生的输出电压VTH为电压VD与电压VS/B中具有较高电平的一个。通过施加输出电压VTH至N型隔离深井区DW10，避免寄生双极晶体管导通，举例而言，寄生双极晶体管包括NPN双极晶体管LNPN、寄生PNP双极晶体管LPNP、寄生NPN双极晶体管VNPN、或寄生PNP双极晶体管VPNP，然本发明并不以此为限。于一实施例中，上述寄生双极晶体管皆未导通。举例而言，当电压VS/B大于电压VD的情况下，由于电压追踪电路10产生与电压VS/B相等的输出电压VTH，使得N型隔离深井区DW10与N型内埋层NBL的电压接近或等于。因此，寄生NPN双极晶体管VNPN与寄生PNP双极晶体管VPNP未导通，减少了经过衬底漏电流。

虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当以权利要求所界定者为准。

Claims (23)

1.一种电压追踪电路，其特征在于，用以追踪一第一电压端上的一第一电压与一第二电压端上的一第二电压中的一个以产生一输出电压，所述电压追踪电路包括：

一第一P型晶体管，具有一栅极、一漏极、以及一源极；其中，所述第一P型晶体管的所述漏极耦接所述第一电压端；

一第二P型晶体管，具有一栅极、一漏极、以及一源极；其中，所述第二P型晶体管的所述栅极耦接所述第一电压端，且所述第二P型晶体管的所述漏极耦接所述第二电压端；以及

一控制电路，耦接所述第一电压端以及所述第二电压端，且根据所述第一电压以及所述第二电压产生一控制电压；

其中，所述第一P型晶体管的所述源极与所述第二P型晶体管的所述源极耦接所述电压追踪电路的一输出端，且所述输出电压产生于所述输出端；以及

其中，当所述第二电压大于所述第一电压时，所述控制电路产生所述控制电压以关断所述第一P型晶体管。

2.如权利要求1所述的电压追踪电路，其特征在于，当所述第二电压大于所述第一电压时，所述第二P型晶体管导通，且所述输出电压等于所述第二电压。

3.如权利要求1所述的电压追踪电路，其特征在于，所述控制电路包括：

一第三P型晶体管，具有一栅极、一漏极、以及一源极，其中，所述第三P型晶体管的所述栅极耦接所述第一电压端，所述第三P型晶体管的所述漏极耦接所述第二电压端，且所述第三P型晶体管的所述源极耦接所述第一P型晶体管的所述栅极。

4.如权利要求1所述的电压追踪电路，其特征在于，还包括：

一驱动电路，耦接于所述第一电压端与所述第一P型晶体管的所述栅极之间，且根据所述第一电压产生一驱动电压；其中，所述驱动电路将所述驱动电压提供至所述第一P型晶体管的所述栅极。

5.如权利要求4所述的电压追踪电路，其特征在于，当所述第一电压大于或等于所述第二电压时，所述驱动电路通过所述驱动电压导通所述第一P型晶体管，且所述输出电压等于所述第一电压。

6.如权利要求4所述的电压追踪电路，其特征在于，所述驱动电路提供一调节电压，且以所述调节电压来降低所述第一电压以产生所述驱动电压。

7.如权利要求4所述的电压追踪电路，其特征在于，所述驱动电路包括：

一输入节点，耦接所述第一电压端以接收所述第一电压；

一输出节点，耦接所述第一P型晶体管的所述栅极；以及

多个降压元件，串接于所述输入节点与所述输出节点之间。

8.如权利要求7所述的电压追踪电路，其特征在于，所述多个降压元件包括：

一第三P型晶体管，具有耦接所述输入节点的一漏极、耦接一第一节点的一源极、以及一栅极；

一第四P型晶体管，具有耦接所述第一节点的一漏极、耦接一第二节点的一源极、以及一栅极；以及

一第五P型晶体管，具有耦接所述第二节点的一漏极、耦接所述输出节点的一源极、以及一栅极；

其中，所述第三P型晶体管的所述栅极、所述第四P型晶体管的所述栅极、所述第五P型晶体管的所述栅极皆耦接所述电压追踪电路的所述输出端。

9.如权利要求8所述的电压追踪电路，其特征在于，所述控制电路包括：

一第六P型晶体管，具有一栅极、一漏极、以及一源极；其中，所述第六P型晶体管的所述栅极耦接所述第一电压端，所述第六P型晶体管的所述漏极耦接所述第二电压端，且所述第六P型晶体管的所述源极耦接所述第一P型晶体管的所述栅极。

10.如权利要求7所述的电压追踪电路，其特征在于，所述多个降压元件包括：

一第三P型晶体管，具有耦接所述输入节点的一漏极，且具有耦接一第一节点的一栅极与一源极；

一第四P型晶体管，具有耦接所述第一节点的一漏极，且具有耦接一第二节点的一栅极与一源极；以及

一第五P型晶体管，具有耦接所述第二节点的一漏极，且具有耦接所述输出节点的一栅极与一源极。

11.如权利要求10所述的电压追踪电路，其特征在于，所述控制电路包括：

一第六P型晶体管，具有一栅极、一漏极、以及一源极；其中，所述第六P型晶体管的所述栅极耦接所述第一电压端，所述第六P型晶体管的所述漏极耦接所述第二电压端，且所述第六P型晶体管的所述源极耦接所述第一P型晶体管的所述栅极。

12.如权利要求7所述的电压追踪电路，其特征在于，所述多个降压元件包括：

一第一二极管，具有耦接所述输入节点的一阳极端，且具有耦接一第一节点的一阴极端；

一第二二极管，具有耦接所述第一节点的一阳极端，且具有耦接一第二节点的一阴极端；以及

一第三二极管，具有耦接所述第二节点的一阳极端，且具有耦接所述输出节点的一阴极端。

13.如权利要求12所述的电压追踪电路，其特征在于，所述控制电路包括：

一第三P型晶体管，具有一栅极、一漏极、以及一源极；其中，所述第三P型晶体管的所述栅极耦接所述第一电压端，所述第三P型晶体管的所述漏极耦接所述第二电压端，且所述第三P型晶体管的所述源极耦接所述第一P型晶体管的所述栅极。

14.如权利要求1所述的电压追踪电路，其特征在于，还包括：

一第三P型晶体管，具有一栅极、一漏极、以及一源极；其中，所述第三P型晶体管的所述栅极耦接所述第一电压端，所述第三P型晶体管的所述漏极耦接所述电压追踪电路的所述第二电压端，且所述第三P型晶体管的所述源极耦接所述第二P型晶体管的所述漏极。

15.如权利要求1所述的电压追踪电路，其特征在于，当所述电压追踪电路操作时，所述第一电压维持在一固定值，而所述第二电压为一可变动电压。

16.如权利要求1所述的电压追踪电路，其特征在于，所述输出电压施加于包围一高压侧元件的一隔离深井区。

17.一种电子电路，其特征在于，包括：

一高压侧元件，具有一第一电极端以及一第二电极端，且由一隔离深井区所包围；以及

一电压追踪电路，耦接所述第一电极端与所述第二电极端，用以追踪所述第一电极端上的一第一电压与所述第二电极端上的一第二电压中的一个以于一输出端上产生一输出电压，且将所述输出电压施加至包围所述高压侧元件的所述隔离深井区；

其中，所述电压追踪电路，包括：

一第一P型晶体管，具有一栅极、一漏极、以及一源极；其中，所述第一P型晶体管的所述漏极耦接所述第一电极端；

一第二P型晶体管，具有一栅极、一漏极、以及一源极；其中，所述第二P型晶体管的所述栅极耦接所述第一电极端，且所述第二P型晶体管的所述漏极耦接所述第二电极端；以及

一控制电路，耦接所述第一电极端以及所述第二电极端，且根据所述第一电压以及所述第二电压产生一控制电压；以及

其中，所述第一P型晶体管的所述源极与所述第二P型晶体管的所述源极耦接所述电压追踪电路的所述输出端，且所述输出电压产生于所述输出端；以及

其中，当所述第二电压大于所述第一电压时，所述控制电路产生所述控制电压以关断所述第一P型晶体管。

18.如权利要求17所述的电子电路，其特征在于，当所述第二电压大于所述第一电压时，所述第二P型晶体管导通，且所述输出电压等于所述第二电压。

19.如权利要求17所述的电子电路，其特征在于，所述控制电路包括：

一第三P型晶体管，具有一栅极、一漏极、以及一源极；

其中，所述第三P型晶体管的所述栅极耦接所述第一电极端，所述第三P型晶体管的所述漏极耦接所述第二电极端，且所述第三P型晶体管的所述源极耦接所述第一P型晶体管的所述栅极。

20.如权利要求17所述的电子电路，其特征在于，还包括：

一驱动电路，耦接于所述第一电极端与所述第一P型晶体管的所述栅极之间，且提供一调节电压；

其中，根据所述第一电压产生一驱动电压；

其中，所述驱动电路以所述调节电压来降低所述第一电压以产生所述驱动电压，且将所述驱动电压提供至所述第一P型晶体管的所述栅极。

21.如权利要求20所述的电子电路，其特征在于，所述驱动电路包括：

一输入节点，耦接所述第一电极端以接收所述第一电压；

一输出节点，耦接所述第一P型晶体管的所述栅极；以及

多个降压元件，串接于所述输入节点与所述输出节点之间，且提供所述调节电压。

22.如权利要求20所述的电子电路，其特征在于，当所述第一电压大于或等于所述第二电压时，所述驱动电路通过所述驱动电压导通所述第一P型晶体管一电流路径，且所述输出电压等于所述第一电压。

23.如权利要求17所述的电子电路，其特征在于，还包括：

一第三P型晶体管，具有一栅极、一漏极、以及一源极；其中，所述第三P型晶体管的所述栅极耦接所述第一电极端，所述第三P型晶体管的所述漏极耦接所述第二电极端，且所述第三P型晶体管的所述源极耦接所述第二P型晶体管的所述漏极。