CN115132587A - 一种功率器件及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 9
- 239000003989 dielectric material Substances 0.000 claims abstract description 212
- 238000005530 etching Methods 0.000 claims abstract description 42
- 239000004065 semiconductor Substances 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims description 52
- 238000004519 manufacturing process Methods 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 393
- 239000004020 conductor Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000005240 physical vapour deposition Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 210000000746 body region Anatomy 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005685 electric field effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
- H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
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- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
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Abstract
本发明提供一种功率器件及其制备方法，该功率器件的制备方法包括以下步骤：通过于第一沟槽中形成上表面低于半导体层上表面的第一介电材料层之后，于第一沟槽中依次形成第二、第三介电材料层，且在同种刻蚀条件下，第二介电材料层的刻蚀速度小于第三、第一介电材料层的刻蚀速度，以使第二沟槽底部形成凹角及第二沟槽底面与内壁之间的夹角大于90°，继而使形成于第二沟槽底面与内壁之间的转角处的栅介质层的厚度趋于正常值，填充于第二沟槽的栅导电层底部的尖端被介电层包裹。本发明通过于第二沟槽底部形成凹角，提升了栅介质层的厚度的均匀性，降低了器件的栅极电容，消除了栅导电层底部尖端电场引起的栅极漏电增加的问题。
Description
技术领域
本发明属于半导体集成电路制造领域，涉及一种功率器件及其制备方法。
背景技术
屏蔽栅沟槽MOSFET作为比较先进的功率器件，通过屏蔽栅层及栅极的设置，使屏蔽栅沟槽MOSFET具有比传统沟槽MOSFET更低的导通电阻、更快的开关速度等优点，极大的提升了系统的转换和传输效率。
目前，屏蔽栅沟槽MOSFET器件中，栅极沟槽的底部通常呈直角，导致形成于栅极沟槽底部的直角处的栅介质层的厚度较薄，通常比正常栅介质层的厚度薄了约20％，导致栅介质层的厚度不均匀。如图1及图2所示，分别为功率器件中栅极沟槽的剖面结构示意图及功率器件沟槽栅结构的剖面结构示意图，包括半导体层01、器件沟槽011、介电层012、屏蔽栅层013、栅极沟槽014、栅导电层015及栅介质层016，由于尖端效应，位于栅极沟槽底部的直角的尖端的电场较强，容易引起栅极漏电现象。
因此，急需寻找一种提升栅极沟槽中栅介质层的厚度一致性及消除尖端强电场效应的功率器件。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种功率器件及其制备方法，用于解决现有技术中功率器件的栅极沟槽中栅介质层的厚度不均匀及栅极沟槽底部的尖端强电场效应的问题。
为实现上述目的及其他相关目的，本发明提供了一种功率器件的制备方法，包括以下步骤：
提供一半导体层，于所述半导体层中形成多个间隔排列且开口向上的第一沟槽；
于所述第一沟槽中形成第一介电材料层及屏蔽栅层，所述第一介电材料层包裹所述屏蔽栅层的侧壁及底面，且所述第一介电材料层的顶端低于所述半导体层的上表面及所述屏蔽栅层的顶端；
于所述第一沟槽中依次形成第二介电材料层及第三介电材料层，所述第二介电材料层覆盖所述第一沟槽的内壁及所述第一介电材料层与所述屏蔽栅层的显露表面，且所述第三介电材料层填充所述第一沟槽；
至少刻蚀所述第三介电材料层及所述第二介电材料层，以得到位于所述屏蔽栅层两侧且底部呈凹角状的第二沟槽及位于所述第二沟槽的下方的介电层；
于所述第二沟槽中依次形成栅介质层及栅导电层，且所述栅介质层位于所述第二沟槽的内壁及底部，所述栅介质层包裹所述栅导电层的侧壁及底面。
可选地，所述第二介电材料层及所述第三介电材料层的材质相同，且所述第二介电材料层的致密度高于所述第三介电材料层的致密度。
可选地，形成所述第二介电材料层包括以下步骤：于所述第一沟槽的显露表面形成覆盖所述第一沟槽显露表面的绝缘材料层，所述绝缘材料层还覆盖所述半导体层的上表面及所述第一介电材料层和所述屏蔽栅层的显露表面，并对所述绝缘层进行退火以得到所述第二介电材料层。
可选地，刻蚀所述第二介电材料层及所述第三介电材料层的方法包括湿法刻蚀。
可选地，刻蚀所述第二介电材料层及所述第三介电材料层的过程中，所述第二介电材料层的刻蚀速度小于所述第三介电材料层的刻蚀速度。
可选地，刻蚀所述第二介电材料层的速度范围为
刻蚀所述第三介电材料层的速度范围为
可选地，位于所述第二沟槽底部的凹角尖端位于所述第二沟槽的底部的中间区域。
可选地，所述第二沟槽的底面与所述第二沟槽的内壁之间的夹角大于90°。
可选地，所述第二沟槽的底部尖端位于所述第三介电材料层、所述第二介电材料层及所述第一介电材料层的任意一层中。
本发明还提供一种功率器件，包括：
半导体层；
多个第一沟槽，间隔排列于所述半导体层1中，且所述器件沟槽第一沟槽11的开口向上；
介电层，位于所述第一沟槽的内壁及底面；
屏蔽栅层，填充所述第一沟槽，且所述介电层包裹所述屏蔽栅层的侧壁及底面；
第二沟槽，位于所述屏蔽栅层的两侧并位于所述介电层的上方，所述第二沟槽的底面为所述介电层的上表面且呈凹角状，所述第二沟槽的底部低于所述半导体层上表面及所述屏蔽栅层的顶端；
栅介质层及栅导电层，所述栅介质层位于所述第二沟槽的内壁及底面，所述栅导电层填充所述第二沟槽，所述栅介质层包括所述栅导电层的侧壁及底面。
如上所述，本发明的功率器件及其制备方法通过在形成所述第一介电材料层及所述屏蔽栅层之后，于所述第一沟槽中依次形成所述第二介电材料层及所述第三介电材料层，且在相同的刻蚀条件下，所述第二介电材料层的刻蚀速度小于所述第三介电材料层及所述第一介电材料层的刻蚀速度，以使形成所述第二沟槽的过程中，所述第三介电材料层的刻蚀速度较快，所述第二介电材料层的刻蚀速度较慢，继而使所述第二沟槽的底部形成凹角，且所述第二沟槽的底部尖端位于所述第二沟槽的中间区域，避免了填充于所述第二沟槽的所述栅导电层的底部尖端形成的强电场引起的栅极漏电，继而降低栅极漏电；所述第二沟槽的底部与所述第二沟槽内壁之间的夹角大于90°，使形成于所述第二沟槽底面与所述第二沟槽内壁的转角处的所述栅介质层的厚度接近正常厚度，提升所述栅介质层厚度的一致性，降低了器件的栅极电容，继而提高了开关速度，同时降低了所述第二沟槽底面与所述第二沟槽内壁的转角处的电场强度，进一步降低器件的栅极漏电，具有高度产业利用价值。
附图说明
图1显示为功率器件中栅极沟槽的剖面结构示意图。
图2显示为功率器件的沟槽栅结构的剖面结构示意图。
图3显示为本发明的功率器件的制备方法的工艺流程图。
图4显示为本发明的功率器件的制备方法的形成第一沟槽后的剖面结构示意图。
图5显示为本发明的功率器件的制备方法的形成导电材料层后的剖面结构示意图。
图6显示为本发明的功率器件的制备方法的形成第一介电材料层后的剖面结构示意图。
图7显示为本发明的功率器件的制备方法的形成第三介电材料层后的剖面结构示意图。
图8显示为本发明的功率器件的制备方法的形成第二沟槽后的剖面结构示意图。
图9显示为本发明的功率器件的制备方法的形成栅导电层后的剖面结构示意图。
附图标号说明
01 半导体层
011 第一沟槽
012 介电层
013 屏蔽栅层
014 栅极沟槽
015 栅导电层
016 栅介质层
1 半导体层
11 第一沟槽
12 第一介电材料层
121 介质层
13 屏蔽栅层
131 导电材料层
14 第二介电材料层
15 第三介电材料层
16 第二沟槽
161 栅介质层
162 栅导电层
17 介电层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种功率器件的制备方法，如图3所示，为所述功率器件的制备方法的工艺流程图，包括以下步骤：
S1：提供一半导体层，于所述半导体层中形成多个间隔排列且开口向上的第一沟槽；
S2：于所述第一沟槽中形成第一介电材料层及屏蔽栅层，所述第一介电材料层包裹所述屏蔽栅层的侧壁及底面，且所述第一介电材料层的顶端低于所述半导体层的上表面及所述屏蔽栅层的顶端；
S3：于所述第一沟槽中依次形成第二介电材料层及第三介电材料层，且所述第二介电材料层覆盖所述第一沟槽内壁及所述第一介电材料层与所述屏蔽栅层的显露表面，且所述第三介电材料层填充所述第一沟槽；
S4：至少刻蚀所述第三介电材料层、所述第二介电材料层，以得到位于所述屏蔽栅层两侧且底部呈凹角状的第二沟槽及位于所述第二沟槽的下方的介电层；
S5：于所述第二沟槽中依次形成栅介质层及栅导电层，且所述栅介质层位于所述第二沟槽的内壁及底部，所述栅介质层包裹所述栅导电层的侧壁及底面。
请参阅图4至图6，执行所述步骤S1及所述步骤S2：提供一半导体层1，于所述半导体层1中形成多个间隔排列且开口向上的第一沟槽11；于所述第一沟槽11中形成第一介电材料层12及屏蔽栅层13，所述第一介电材料层12包裹所述屏蔽栅层13的侧壁及底面，且所述第一介电材料层12的顶端低于所述半导体层1的上表面及所述屏蔽栅层13的顶端。
具体的，所述半导体层1包括至少一层第一导电类型的掺杂层，且所述半导体层1中的掺杂浓度范围可以根据实际情况进行选择，这里不再限制。
具体的，所述半导体层1的材质包括硅、硅锗、碳化硅或者其他适合的半导体材料。
具体的，如图4所示，为形成所述第一沟槽11后的剖面结构示意图，形成所述第一沟槽11还包括以下步骤：于所述半导体层1的上方形成一层光刻胶层，并图案化所述光刻胶层；基于图案化的所述光刻胶层形成所述第一沟槽11。
具体的，形成所述光刻胶层之前还包括形成覆盖所述半导体层1上表面的掩膜层的步骤。
具体的，形成所述掩膜层的厚度可以根据实际情况进行选择，这里不再限制。
具体的，形成所述掩膜层的方法包括物理气相沉积、化学气相沉积或者其他适合的方法。
具体的，形成所述第一沟槽11的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，形成所述第一介电材料层12及所述屏蔽栅层13还包括以下步骤：于所述第一沟槽11中依次形成介质层121及导电材料层131，所述介质层121位于所述第一沟槽11的内壁与底面，且所述介质层121还覆盖所述半导体层1的上表面，所述导电材料层131还位于所述半导体层1的上方并覆盖所述介质层121的上表面；依次刻蚀所述导电材料层131及所述介质层121，以得到所述屏蔽栅层13及所述第一介电材料层12。
具体的，形成所述介质层121的方法包括化学气相沉积、物理气相沉积、热氧化法或者其他适合的方法。
具体的，所述介质层121的材质包括氧化硅、氮化硅或者其他适合的介电材料。
具体的，如图5所示，为形成所述导电材料层131后的剖面结构示意图，形成所述导电材料层131的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，如图6所示，为形成所述第一介电材料层12后的剖面结构示意图，形成所述屏蔽栅层13的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法；形成所述第一介电材料层12的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
再请参阅图7至图9，执行所述步骤S3、所述步骤S4及所述步骤S5：于所述第一沟槽11中依次形成第二介电材料层14及第三介电材料层15，所述第二介电材料层14覆盖所述第一沟槽11的内壁及所述第一介电材料层12与所述屏蔽栅层13的显露表面，且所述第三介电材料层15填充所述第一沟槽11；至少刻蚀所述第三介电材料层15及所述第二介电材料层14，以得到位于所述屏蔽栅层13两侧且底部呈凹角状的第二沟槽16及位于所述第二沟槽下方的介电层17；于所述第二沟槽16中依次形成栅介质层161及栅导电层162，且所述栅介质层161位于所述第二沟槽16的内壁及底部，所述栅介质层161包裹所述栅导电层162的侧壁及底面。
作为示例，形成所述第二介电材料层14包括以下步骤：于所述第一沟槽11的显露表面形成覆盖所述第一沟槽11显露表面的绝缘材料层，所述绝缘材料层还覆盖所述半导体层1的上表面及所述第一介电材料层12和所述屏蔽栅层13的显露表面，并对所述绝缘层进行退火以得到所述第二介电材料层12。
具体的，对所述绝缘材料层进行退火处理，以增加得到的所述第二介电材料层14的致密度，继而使在相同刻蚀条件下所述第二介电材料层14的刻蚀速度小于所述第三介电材料层15的刻蚀速度，便于形成凹角。
具体的，如图7所示，为形成所述第三介电材料层15后的剖面结构示意图，形成所述绝缘材料层的方法包括化学气相沉积、物理气相沉积中的一种，也可以是其他适合的方法；形成所述第三介电材料层15的方法包括化学气相沉积、物理气相沉积中的一种，也可以是其他适合的方法。
具体的，在保证2倍的所述第二介电材料层14的厚度小于所述第一介电材料层12的厚度情况下，所述第二介电材料14的厚度可以根据实际情况进行选择，这里不再限制。
具体的，所述第二介电材料层14的材质包括氧化硅、氮化硅或者其他适合的介电材料；所述第三介电材料层15的材质包括氧化硅、氮化硅或者其他适合的介电材料。
作为示例，所述第二介电材料层14及所述第三介电材料层15的材质相同，且所述第二介电材料层14的致密度高于所述第三介电材料层15的致密度。本实施例中，所述第二介电材料层14及所述第三介电材料层15的材质均为氧化硅。
作为示例，如图8所示，为形成所述第二沟槽16后的剖面结构示意图，刻蚀所述第二介电材料层14及所述第三介电材料层15的方法包括湿法刻蚀或者其他适合的方法。
具体的，在保证器件性能的情况下，所述第二沟槽16的沟槽深度可以根据实际情况进行选择，这里不再限制。
作为示例，形成所述第二介电材料层14及所述第三介电材料层15的过程中，所述第二介电材料层14的刻蚀速度小于所述第三介电材料层15的刻蚀速度。
具体的，所述第二介电材料层14的刻蚀速度小于所述第三介电材料层15的刻蚀速度，以保证形成的所述第二沟槽16的底部形成凹角。
作为示例，刻蚀所述第二介电材料层14的速度范围为
刻蚀所述第三介电材料层15的速度范围为
本实施例中，刻蚀所述第二介电材料层14的速度为
刻蚀所述第三介电材料层15的速度为
作为示例，所述第二沟槽16的底部尖端位于所述第三介电材料层15、所述第二介电材料层14及所述第一介电材料层12的任一层中，即所述第二沟槽16的底部的凹角尖端可以位于所述第三介电材料层15中、可以位于所述第二介电材料层14中，也可以位于所述第一介电材料层12中。
具体的，所述第二沟槽16的底部尖端还可以位于所述第二介电层材料层14的上表面或者所述第一介电材料层12的上表面。
具体的，所述第二沟槽16的底部的凹角尖端位于所述第一介电材料层12中，还需要刻蚀对所述第一介电材料层12进行刻蚀，且在相同刻蚀条件下，所述第一介电材料层12的刻蚀速度大于所述第二介电材料层14的刻蚀速度。本实施例中，所述第二沟槽16的底部的凹角尖端位于所述第一介电材料层12，所述第一介电材料层12的材质与所述第三介电材料层15的材质相同，且刻蚀速度相同。
具体的，在保证所述第二介电材料层14的刻蚀速度小于所述第三介电材料层15及所述第一介电材料层12的刻蚀速度的情况下，所述第三介电材料层15与所述第一介电材料层12在相同刻蚀条件下的刻蚀速度可以不相同。
具体的，在保证于相同的刻蚀条件中所述第二介电材料层14的刻蚀速度小于所述第三介电材料层15及所述第一介电材料层12的刻蚀速度的情况下，所述第一介电材料层12、所述第二介电材料层14及所述第三介电材料层15的材质可以不相同。
具体的，在保证器件性能的情况下，所述第二沟槽16的底部凹角的尖端位于所述第三介电材料层15中或者所述第二介电材料层14的上表面，即所述第二介电材料层14与所述第三介电材料层15未被完全刻蚀，形成的所述介电层17由剩余的所述第一介电材料层12、所述第二介电材料层14及所述第三介电材料层15组成。
具体的，在保证器件性能的情况下，所述第二沟槽16的底部凹角的尖端位于所述第二介电材料层14中或者所述第一介电材料层12的上表面，即所述第二介电材料层14及所述第三介电材料层15未被刻蚀完全，所述第一介电材料层12未被刻蚀，则所述介电层17由剩余的所述第三介电材料层15、所述第二介电材料层14及所述第一介电材料层12组成，或者所述第三介电材料层15被完全刻蚀，所述第二介电材料层14被部分刻蚀，所述第一介电材料层12未被刻蚀，则所述介电层17由剩余的所述第二介电材料层14及所述第一介电材料层12组成。
具体的，在保证器件性能的情况下，所述第二沟槽16的底部凹角的尖端位于所述第一介电材料层14中，即可以是所述第三介电材料层15、所述第二介电材料层14及所述第一介电材料层12均未被完全刻蚀，所述介电层17由剩余的所述第一介电材料层12、所述第二介电材料层14及所述第三介电材料层15组成，可以是所述第三介电材料层15被完全刻蚀，所述第二介电材料层14及所述第一介电材料层12被部分刻蚀，所述介电层17由剩余的所述第二介电材料层14及所述第一介电材料层12组成，也可以是所述第三介电材料层15及所述第二介电材料层14均被完全刻蚀，所述第一介电材料层12被部分刻蚀，所述介电层17由剩余的所述第一介电材料层12组成。本实施例中，所述第二沟槽16的底部的凹角尖端位于所述第一介电材料层12中，且所述第三介电材料层16被完全刻蚀，所述第二介电材料层14及所述第一介电材料层12被部分刻蚀。
作为示例，位于所述第二沟槽16底部的凹角尖端位于所述第二沟槽16的底部的中间区域，即所述第二沟槽16底部的凹角尖端远离所述屏蔽栅层13及所述第一沟槽11的内壁。
具体的，由于尖端效应，位于所述栅导电层162的尖端的电场较强，而所述第二沟槽16底部的凹角尖端远离所述屏蔽栅层13及所述第一沟槽11的内壁，致使位于所述栅导电层162底部的尖端被较厚的所述介电层17所包裹。
作为示例，所述第二沟槽16的底面与所述第二沟槽16的侧壁之间的夹角大于90°，即所述第二沟槽16的底面与所述第一沟槽11的侧壁之间的夹角大于90°，所述第二沟槽16的底面与所述屏蔽栅层13的侧壁之间的夹角大于90°。
具体的，所述第二沟槽16的底面与所述第一沟槽11的内壁及所述屏蔽栅层13的侧壁之间的夹角大于90°，以使形成于所述第二沟槽16底面与所述第二沟槽16的内壁之间的转角处的所述栅介质层161的厚度接近于正常厚度，这里的接近于正常厚度是指所述第二沟槽16底面与内壁之间转角处的所述栅介质层161的厚度与位于所述第二沟槽16内壁的所述栅介质层161的厚度差不大于5％，保证了位于所述第二沟槽16内壁的所述栅介质层161的厚度和所述第二沟槽16内壁与底面转角处的所述栅介质层161厚度的一致性。
具体的，形成所述栅介质层161的厚度可以根据实际情况进行选择，这里不再限制。
具体的，形成所述栅介质层161的方法包括化学气相沉积、物理气相沉积、热氧化法或者其他适合的方法。
具体的，所述栅介质层161的材质包括氧化硅或者其他适合的介电材料。本实施例中，采用氧化硅作为所述栅介质层161的材料。
具体的，如图9所示，为形成所述栅导电层162后的剖面结构示意图，形成栅导电层162的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述栅导电层162的材质包括多晶硅或者其他适合的导电材料。
具体的，所述功率器件还包括第二导电类型体区、第一导电类型源区、层间介质层、源极、栅极及漏极，且所述栅极与所述栅导电层162电连接。
具体的，所述第一导电类型包括N型或者P型中的一种，所述第二导电类型包括N型或者P型中的一种，且所述第一导电类型与所述第二导电类型的导电类型相反。
具体的，所述体区的掺杂浓度范围可以根据实际情况进行选择，这里不再限制；所述源区的掺杂浓度范围可以根据实际情况进行选择，这里不再限制。
具体的，由于所述体区、所述源区、所述层间介质层、所述源极、所述栅极及所述漏极均为普通功率器件的常规部件，这里不再限制。
具体的，所述栅极与所述栅导电层162电连接，所述源极贯穿所述源区且底部延伸至所述体区中，所述漏极与所述半导体层1的底面电连接。
具体的，位于所述介电层17上表面的所述栅介质层161包裹所述功率器件中所述栅导电层162的底部尖端，即所述介电层17也包裹所述栅导电层162的底部尖端，避免了由于所述栅导电层162的底面尖端处电场强度大及绝缘层的厚度薄引起的栅极漏电。
具体的，所述功率器件中，位于所述第二沟槽16的底面与所述第二沟槽16内壁之间的转角处的所述栅介质层161的厚度接近于正常厚度，即所述第二沟槽16底面与内壁之间转角处的所述栅介质层161的厚度与位于所述第二沟槽16内壁的所述栅介质层161的厚度差不大于5％，所述栅介质层161的厚度均匀性较好，降低器件的栅极电容，继而提升了器件的开关速度；同时由于所述第二沟槽16的底面与所述第二沟槽16的内壁之间的夹角大于90°，使所述第二沟槽16底面与所述第二沟槽16内壁的转角处的强度得到了降低，且位于所述第二沟槽16底面与所述第二沟槽16内壁转角处的所述栅介质层161的厚度接近于正常厚度，继而降低了器件的栅极漏电。
本实施例的功率器件的制备方法通过在形成所述第一介电材料层12之后，于所述第一沟槽11中依次形成所述第二介电材料层14及所述第三介电材料层15，且在相同的刻蚀条件中所述第二介电材料层14的刻蚀速度小于所述第三介电材料层15及所述第一介电材料层12的刻蚀速度，以使形成的所述第二沟槽16的底部形成凹角，所述第二沟槽16底部的尖端远离所述屏蔽栅层13的侧壁及所述第一沟槽11的内壁，继而使填充于所述栅导电层162的底部尖端产生被较厚的所述介电层17包裹，降低了器件的栅极漏电。此外，所述第二沟槽16的底面与所述第二沟槽16的内壁之间的夹角大于90°，使在所述第二沟槽16与所述第一沟槽11的内壁及所述屏蔽栅层13的侧壁的转角处形成的所述栅介质层161的厚度接近于正常的厚度，提升了所述栅介质层161厚度的均匀性，使所述第二沟槽16底面与内壁之间的转角处的场强得到降低，降低了器件的栅极电容及器件的栅极漏电，提升了器件的开关速度。
实施例二
本实施例提供一种功率器件，如图9所示，为所述功率器件的沟槽栅结构的剖面结构示意图，所述功率器件包括半导体层1、第一沟槽11、介电层17、屏蔽栅层13、第二沟槽16、栅介质层161及栅导电层162，其中，多个所述第一沟槽11间隔排列于所述半导体层1中，且所述第一沟槽11的开口向上；所述介电层17位于所述第一沟槽11的内壁及底面；所述屏蔽栅层13填充于所述第一沟槽11，且所述介电层17包裹所述屏蔽栅层13的侧壁及底面；所述第二沟槽16位于所述屏蔽栅层13的两侧并位于所述介电层17的上方，且所述第二沟槽16的底面为所述介电层17的上表面且呈凹角状，所述第二沟槽16的底部低于所述半导体层1上表面及所述屏蔽栅层13的顶端；所述栅介质层161位于所述第二沟槽16的内壁及底面，所述栅导电层162填充所述第二沟槽16，且所述栅介质层161包裹所述栅导电层162的侧壁及底面。
具体的，所述功率器件采用实施例一中所述的制备方法制备得到。
具体的，所述半导体层1的厚度可以根据实际情况进行选择，这里不再限制。
具体的，所述第一沟槽11的沟槽深度及开口尺寸可以根据实际情况进行选择，这里不再限制。
具体的，所述介电层17的厚度可以根据实际情况进行设置，这里不再限制。
具体的，所述第二沟槽16的底面呈凹角状，即所述介电层17的上表面呈凹角状，且所述第二沟槽16的底面凹角的角度可以根据实际情况进行设置，这里不再限制。
具体的，所述功率器件还包括第二导电类型体区、第一导电类型源区、层间介质层、栅极、源极及漏极结构，且所述栅极与所述栅导电层162电连接，所述源极贯穿所述源区且底部延伸至所述体区中，所述漏极与所述半导体层1的底面电连接。
具体的，于所述第二沟槽16的底部设置凹角，可以使所述介电层17包裹填充所述第二沟槽16的所述栅导电层162的底部尖端，以使所述栅导电层162的尖端位于所述第二沟槽16底部的中间区域，且远离所述第一沟槽11的内壁及所述屏蔽栅层13的侧壁。
具体的，所述第二沟槽16的底面与所述第二沟槽16的内壁之间的夹角大于90°，即所述第二沟槽16的底面与所述第一沟槽11的内壁及所述屏蔽栅层13的侧壁之间的夹角大于90°，使形成于所述第二沟槽16的底面与内壁之间的夹角处的所述栅介质层161的厚度接近于所述栅介质层161的正常厚度，即所述第二沟槽16的底面与内壁之间的夹角处的所述栅介质层161的厚度与所述栅介质层161的正常厚度相差不大于5％，提升了所述栅介质层161的厚度的均匀性。
本实施例的功率器件通过采用实施例一中的制备方法得到底面呈凹角状的所述第二沟槽16，避免了位于所述第二沟槽16的底面与内壁的转角处的所述栅介质层161的厚度与所述栅介质层161的正常厚度相差过大，提升了所述栅介质层161的厚度的均匀性，提升了器件的开关速度。
综上所述，本发明的功率器件及其制备方法通过在形成上表面低于半导体层的上表面的第一介电材料层之后，依次于第一沟槽中形成第二介电材料层及第三介电材料层，且在同种刻蚀条件下，第二介电材料层的刻蚀速度小于第三介电材料层及第一介电材料层的刻蚀速度，以形成具有凹角的第二沟槽的底面，使填充于第二沟槽的栅导电层的尖端被较厚的介电层包裹，避免了栅导电层的底部的尖端产生的强电场引起的栅极漏电，降低了器件的栅极漏电，且形成的第二沟槽的底面与第二沟槽内壁之间的夹角大于90°，使形成于第二沟槽的底面与第二沟槽侧壁之间的转角处的栅介质层的厚度接近于正常的栅介质层的正常厚度，提升了栅介质层的均匀性，降低了器件的栅极电容，提升了器件的开关速度，同时也降低了第二沟槽的底面与第二沟槽内壁之间的转角处的电场强度，进一步降低了器件的栅极漏电。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种功率器件的制备方法，其特征在于，包括以下步骤：
提供一半导体层，于所述半导体层中形成多个间隔排列且开口向上的第一沟槽；
于所述第一沟槽中形成第一介电材料层及屏蔽栅层，所述第一介电材料层包裹所述屏蔽栅层的侧壁及底面，且所述第一介电材料层的顶端低于所述半导体层的上表面及所述屏蔽栅层的顶端；
于所述第一沟槽中依次形成第二介电材料层及第三介电材料层，所述第二介电材料层覆盖所述第一沟槽的内壁及所述第一介电材料层与所述屏蔽栅层的显露表面，且所述第三介电材料层填充所述第一沟槽；
至少刻蚀所述第三介电材料层及所述第二介电材料层，以得到位于所述屏蔽栅层两侧且底部呈凹角状的第二沟槽及位于所述第二沟槽的下方的介电层；
于所述第二沟槽中依次形成栅介质层及栅导电层，且所述栅介质层位于所述第二沟槽的内壁及底部，所述栅介质层包裹所述栅导电层的侧壁及底面。
2.根据权利要求1所述的功率器件的制备方法，其特征在于：所述第二介电材料层及所述第三介电材料层的材质相同，且所述第二介电材料层的致密度高于所述第三介电材料层的致密度。
3.根据权利要求1所述的功率器件的制备方法，其特征在于：形成所述第二介电材料层包括以下步骤：于所述第一沟槽的显露表面形成覆盖所述第一沟槽显露表面的绝缘材料层，所述绝缘材料层还覆盖所述半导体层的上表面及所述第一介电材料层和所述屏蔽栅层的显露表面，并对所述绝缘层进行退火以得到所述第二介电材料层。
4.根据权利要求1所述的功率器件的制备方法，其特征在于：刻蚀所述第二介电材料层及所述第三介电材料层的方法包括湿法刻蚀。
5.根据权利要求1所述的功率器件的制备方法，其特征在于：刻蚀所述第二介电材料层及所述第三介电材料层的过程中，所述第二介电材料层的刻蚀速度小于所述第三介电材料层的刻蚀速度。
6.根据权利要求1所述的功率器件的制备方法，其特征在于：刻蚀所述第二介电材料层的速度范围为
刻蚀所述第三介电材料层的速度范围为
7.根据权利要求1所述的功率器件的制备方法，其特征在于：位于所述第二沟槽底部的凹角尖端位于所述第二沟槽的底部的中间区域。
8.根据权利要求1所述的功率器件的制备方法，其特征在于：所述第二沟槽的底面与所述第二沟槽的内壁之间的夹角大于90°。
9.根据权利要求1所述的功率器件的制备方法，其特征在于：所述第二沟槽的底部尖端位于所述第三介电材料层、所述第二介电材料层及所述第一介电材料层的任一层中。
10.一种功率器件，其特征在于，包括：
半导体层；
多个第一沟槽，间隔排列于所述半导体层1中，且所述器件沟槽第一沟槽11的开口向上；
介电层，位于所述第一沟槽的内壁及底面；
屏蔽栅层，填充所述第一沟槽，且所述介电层包裹所述屏蔽栅层的侧壁及底面；
第二沟槽，位于所述屏蔽栅层的两侧且位于所述介电层的上方，所述第二沟槽的底面为所述介电层的上表面且呈凹角状，所述第二沟槽的底部低于所述半导体层上表面及所述屏蔽栅层的顶端；
栅介质层及栅导电层，所述栅介质层位于所述第二沟槽的内壁及底面，所述栅导电层填充于所述第二沟槽，所述栅介质层包括所述栅导电层的侧壁及底面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210846203.7A CN115132587B (zh) | 2022-07-05 | 2022-07-05 | 一种功率器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210846203.7A CN115132587B (zh) | 2022-07-05 | 2022-07-05 | 一种功率器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115132587A true CN115132587A (zh) | 2022-09-30 |
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Family
ID=83383647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210846203.7A Active CN115132587B (zh) | 2022-07-05 | 2022-07-05 | 一种功率器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115132587B (zh) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101615632A (zh) * | 2008-06-26 | 2009-12-30 | 飞兆半导体公司 | 用于形成具有包括氮化层的极间电介质的屏蔽栅沟槽fet的结构和方法 |
| US20120037983A1 (en) * | 2010-08-10 | 2012-02-16 | Force Mos Technology Co., Ltd. | Trench mosfet with integrated schottky rectifier in same cell |
| CN106409911A (zh) * | 2016-08-31 | 2017-02-15 | 吉林华微电子股份有限公司 | 具有内场板结构与p型栅结合的耐压漂移区的半导体器件 |
| CN106876276A (zh) * | 2017-01-04 | 2017-06-20 | 上海华虹宏力半导体制造有限公司 | 沟槽型双层栅mos结构的制造方法 |
| CN108010961A (zh) * | 2017-11-30 | 2018-05-08 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽mosfet及其制造方法 |
| CN110838448A (zh) * | 2019-11-13 | 2020-02-25 | 中芯集成电路制造(绍兴)有限公司 | 屏蔽栅沟槽型晶体管及其制造方法 |
| CN111128703A (zh) * | 2019-12-16 | 2020-05-08 | 上海华虹宏力半导体制造有限公司 | Sgt器件的工艺方法 |
| US20210320202A1 (en) * | 2020-04-10 | 2021-10-14 | Nami MOS CO., LTD. | Super Shielded Gate Trench MOSFET Having Superjunction Structure |
| CN114038751A (zh) * | 2021-09-30 | 2022-02-11 | 上海道之科技有限公司 | 一种上下结构的屏蔽栅mosfet器件的制作方法 |
-
2022
- 2022-07-05 CN CN202210846203.7A patent/CN115132587B/zh active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101615632A (zh) * | 2008-06-26 | 2009-12-30 | 飞兆半导体公司 | 用于形成具有包括氮化层的极间电介质的屏蔽栅沟槽fet的结构和方法 |
| US20120037983A1 (en) * | 2010-08-10 | 2012-02-16 | Force Mos Technology Co., Ltd. | Trench mosfet with integrated schottky rectifier in same cell |
| CN106409911A (zh) * | 2016-08-31 | 2017-02-15 | 吉林华微电子股份有限公司 | 具有内场板结构与p型栅结合的耐压漂移区的半导体器件 |
| CN106876276A (zh) * | 2017-01-04 | 2017-06-20 | 上海华虹宏力半导体制造有限公司 | 沟槽型双层栅mos结构的制造方法 |
| CN108010961A (zh) * | 2017-11-30 | 2018-05-08 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽mosfet及其制造方法 |
| CN110838448A (zh) * | 2019-11-13 | 2020-02-25 | 中芯集成电路制造(绍兴)有限公司 | 屏蔽栅沟槽型晶体管及其制造方法 |
| CN111128703A (zh) * | 2019-12-16 | 2020-05-08 | 上海华虹宏力半导体制造有限公司 | Sgt器件的工艺方法 |
| US20210320202A1 (en) * | 2020-04-10 | 2021-10-14 | Nami MOS CO., LTD. | Super Shielded Gate Trench MOSFET Having Superjunction Structure |
| CN114038751A (zh) * | 2021-09-30 | 2022-02-11 | 上海道之科技有限公司 | 一种上下结构的屏蔽栅mosfet器件的制作方法 |
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| Publication number | Publication date |
|---|---|
| CN115132587B (zh) | 2023-05-09 |
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|---|---|---|---|
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| GR01 | Patent grant | ||
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