CN115084093A - 芯片封装结构和封装方法 - Google Patents

Abstract

本申请涉及一种芯片封装结构和封装方法，芯片封装结构包括多个裸芯片、第一再布线层以及第二再布线层，第一再布线层具有彼此相对的第一侧和第二侧，且第一再布线层内设有第一引线，多个裸芯片布置于第一再布线层的第一侧，且每一个裸芯片上设有若干第一管脚，第二再布线层设于第二侧，且第二再布线层内设有第二引线，其中，一个裸芯片的第一管脚与对应的另一裸芯片的第一管脚之间，通过依次串联的第一引线和第二引线电性连接。该芯片封装结构能够提升芯片的电信号扇出的灵活性。

Description

芯片封装结构和封装方法

技术领域

本申请涉及半导体封装技术领域，特别是涉及一种芯片封装结构和封装方法。

背景技术

随着集成电子技术的不断发展，对芯片性能要求也日渐提高，如功能增强、尺寸减小、耗能与成本降低等。相关技术中，使用半导体工艺在硅片上制作互连线路，利用互连线路将不同功能的芯片连接到同一硅片上，从而增加芯片在三维方向上的堆叠密度、减小外观尺寸。但目前的芯片封装结构虽然减小了尺寸，却存在电信号扇出不灵活的问题。

发明内容

基于此，有必要针对芯片的电信号扇出不灵活的问题，提供一种芯片封装结构和封装方法。

根据本申请的一个方面，提供一种芯片封装结构，包括：多个裸芯片，每一所述裸芯片上设有若干第一管脚；第一再布线层，具有彼此相对的第一侧和第二侧；多个裸芯片布置于所述第一侧，所述第一再布线层内设有第一引线；以及第二再布线层，设于所述第二侧，所述第二再布线层内设有第二引线；其中，一个所述裸芯片的第一管脚与对应的另一所述裸芯片的第一管脚之间，通过依次串联的第一引线和所述第二引线电性连接。

在一些实施例中，所述裸芯片上还设有若干第二管脚，所述第一再布线层内还设有第三引线；所述芯片封装结构还包括用于与外部电路电性连接的第一铜柱；其中，所述第二管脚与所述第一铜柱通过所述第三引线电性连接。

在一些实施例中，所述芯片封装结构还包括设于所述第二侧且将所述第一铜柱和所述第二再布线层绝缘间隔开的介质层。

在一些实施例中，所述芯片封装结构还包括设于所述介质层背向所述第一再布线层的一侧的基板；所述基板内设有用于与外部电路电性连接第二铜柱，所述第二铜柱的一端与所述第一铜柱电性连接。

在一些实施例中，所述芯片封装结构还包括设于所述介质层与所述基板之间的第三再布线层，所述第三再布线层内设有第四引线；所述第二铜柱与所述第一铜柱之间，通过所述第四引线电性连接。

在一些实施例中，所述第一再布线层内的任一所述第一引线朝向所述裸芯片的正投影，至少部分覆盖该对应的所述裸芯片的一个所述第一管脚或一个所述第二管脚。

在一些实施例中，所述第一再布线层包括多层层叠设置的第一子布线层，任意相邻的两个所述第一子布线层内的所述第一引线电性连接；其中，距离所述裸芯片最近的一层所述第一子布线层内的所述第一引线，与对应的所述第一管脚或所述第二管脚电性连接。

在一些实施例中，相邻两层所述第一子布线层内的所述第一引线朝向所述裸芯片的正投影不完全重叠。

根据本申请的另一个方面，提供一种芯片封装方法，所述方法包括以下步骤：在基板上制备第一再布线层和第二再布线层；其中，所述第一再布线层具有彼此相对的第一侧和第二侧，所述第二再布线层位于所述第二侧，所述第一再布线层内设有第一引线，所述第二再布线层内设有与对应的所述第一引线电性连接的第二引线；在所述第一再布线层的所述第一侧布置多个裸芯片；其中，每一所述裸芯片上设有若干第一管脚，一个所述裸芯片的所述第一管脚与对应的另一所述裸芯片的所述第一管脚之间，通过依次串联的所述第一引线和所述第二引线电性连接。

根据本申请的另一个方面，提供一种电子设备，包括如前述的芯片封装结构。

本申请实施例提供的芯片封装结构，在每一个裸芯片上设置用于裸芯片之间互连的第一管脚，并通过第二再布线层内的第二引线将一个裸芯片上的第一管脚与另一个裸芯片上的第一管脚电性连接，实现多个裸芯片之间的互连。在此基础上，由于在裸芯片与第二再布线层之间设置了第一再布线层，使得裸芯片的电信号通过第一管脚传递至第二再布线层内的第二引线之前，需要先通过第一再布线层内的第一引线，基于此，第一再布线层内的第一引线能够起到电信号重新分配的作用，通过对第一再布线层内的走线的设计，避免不同的连接走线相互干涉，能够达到优化信号扇出位置、实现阻抗控制、减少信号间串扰、增强电源供电等效果，从而改善芯片的电信号扇出不灵活的问题。

附图说明

图1为本申请一实施例中芯片封装结构的示意图；

图2为本申请另一实施例中第一再布线层的结构示意图；

图3a为本申请一实施例中第一子布线层的俯视图；

图3b为本申请另一实施例中第一子布线层的俯视图；

图4为本申请一实施例中芯片封装方法的流程框图。

附图标号说明：

10、第一再布线层；10a、第一侧；10b、第二侧；11、第一子布线层；

20、裸芯片；21、第一管脚；22、第二管脚；

30、第二再布线层；

40、第一铜柱；

50、介质层；

60、基板；61、第二铜柱；62、第四管脚；

70、第三再布线层；71、第三管脚。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本申请。但是本申请能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似改进，因此本申请不受下面公开的具体实施例的限制。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。

在相关技术中，为了减小芯片封装尺寸，在将多个裸芯片排列于一基准面上后，将裸芯片上的管脚直接连接于用于与外部电路电性连接的铜柱上，或者将裸芯片上的管脚直接连接于用于与另一个裸芯片桥接的桥接线路上。而每一个裸芯片上的空间有限，为了实现裸芯片与裸芯片之间互连以及裸芯片与外部电路之间的连接，裸芯片上的管脚往往具有特定的排布方式，各个管脚被配置为用于实现特定的连接功能。在此种情况下，管脚与铜柱之间的连接以及管脚与管脚之间的连接在空间上可能相互干涉，存在电信号扇出不灵活、阻抗控制不好、信号间串扰无法减弱、电源供电无法灵活调整等风险。

为解决上述问题，本申请提供一种芯片封装结构，通过在裸芯片和用于实现多个裸芯片之间互连的再布线层之间增加另一再布线层，利用增加的该再布线层将裸芯片的电信号重新分配，避免不同的连接线路相互干涉，实现电信号的优化分配，从而达到优化信号扇出位置、实现阻抗控制、减少信号间串扰、增强电源供电的效果。

图1示出了本申请一实施例中芯片封装结构的示意图。

参阅图1，本申请一实施例提供了的芯片封装结构，包括第一再布线层10、第二再布线层30以及多个裸芯片20。第一再布线层10具有彼此相对的第一侧10a和第二侧10b，且第一再布线层10内设有第一引线；多个裸芯片20布置于第一侧10a，且每一个裸芯片20上设有若干个第一管脚21；第二再布线层30设于第二侧10b，第二再布线层30内设有第二引线。其中，一个裸芯片20的第一管脚21与对应的另一个裸芯片20的第一管脚21之间，通过依次串联的第一引线和第二引线电性连接。

多个裸芯片20在第一侧10a的排布方式包括行排布、列排布、矩阵排布。若干个第一管脚21可以是一个第一管脚21或者多个第一管脚21，若干个第一管脚21具体可设置在裸芯片20朝向第一再布线层10的一侧表面。

第一再布线层10具体可以包括导电线和有机介质，例如，硅片和设于硅片上的铜走线，其中，铜走线可以在硅片的表面沿任意方向延伸，或者沿硅片的厚度方向贯穿硅片的相对两侧表面。进一步地，第一再布线层10可以包括一层或者多层第一子布线层11，多层第一子布线层11具体可以是2层、3层、4层、5层、6层、7层、8层或者更多层，每一层第一子布线层11的厚度、面积、形状相同或者相异。相邻两层第一子布线层11之间可以采用铜孔实现电性连接。第二再布线层30的结构及材质与第一再布线层10相同或相异。

裸芯片20上的第一管脚21与第一再布线层10电性连接的方式具体可以是，在第一再布线层10的表面设置焊垫，通过焊垫将第一管脚21与第一再布线层10电性连接。

本申请实施例提供的芯片封装结构，在每一个裸芯片20上设置用于裸芯片20之间互连的第一管脚21，并通过第二再布线层30内的第二引线将一个裸芯片20上的第一管脚21与另一个裸芯片20上的第一管脚21电性连接，实现多个裸芯片20之间的互连。在此基础上，由于在裸芯片20与第二再布线层30之间设置了第一再布线层10，使得裸芯片20的电信号通过第一管脚21传递至第二再布线层30内的第二引线之前，需要先通过第一再布线层10内的第一引线，基于此，第一再布线层10内的第一引线能够起到电信号重新分配的作用，通过对第一再布线层10内的走线的设计，避免不同的连接走线相互干涉，能够达到优化信号扇出位置、实现阻抗控制、减少信号间串扰、增强电源供电等效果，从而改善芯片的电信号扇出不灵活的问题。

在一些实施例中，裸芯片20上还设有若干第二管脚22，第一再布线层10内还设有第三引线；芯片封装结构还包括用于与外部电路电性连接的第一铜柱40；其中，第二管脚22与第一铜柱40通过第三引线电性连接。通过设置第一铜柱40与第一再布线层10内的第三引线电性连接，再利用第一铜柱40实现裸芯片20与外部电路之间的电性连接。并且，由于裸芯片20的电信号传递至第一铜柱40之前需要经过第一再布线层10内的第三引线重新分配，使得裸芯片20与外部电路之间的信号传递也能够达到信号扇出位置的优化、阻抗控制、减少信号之间的串扰、增强电源供电的效果。

在一些实施例中，芯片封装结构还包括设于第二侧10b的介质层50，且介质层50将第一铜柱40与第二再布线层30绝缘间隔开。其中，介质层50可采用硅介质层(SiliconInterposer)技术形成。一方面，介质层50将第一铜柱40与第二再布线层30绝缘间隔开，便于各个导电结构的布置，避免导电结构之间相互干扰；另一方面，介质层50的设置对第一铜柱40及第二再布线层30起到保护作用。

进一步地，第一铜柱40贯穿介质层50的相对两侧的表面，从而便于第一铜柱40与其他导电结构之间的连接。

在一些实施例中，芯片封装结构还包括设于介质层50背向第一再布线层10的一侧的基板60；基板60内设有第二铜柱61，第二铜柱61的一端与第一铜柱40电性连接，另一端被配置为用于与外部电路电性连接。通过基板60的设置，为裸芯片20的排布提供基准，对裸芯片20、第一再布线层10、第二再布线层30起到支撑和保护作用。并且，在基板60上设置第二铜柱61，将第二铜柱61的一端与第一铜柱40电性连接，将第二铜柱61的另一端配置为用于与外部电路电性连接，使得芯片与外部电路之间的连接更便捷，工艺上更容易实现。

进一步地，芯片封装结构还包括设于介质层50与基板60之间的第三再布线层70，第三再布线层70内设有第四引线；第二铜柱61与第一铜柱40之间，通过第三再布线层70内的第四引线电性连接。其中，第三再布线层70的结构及材质与第一再布线层10相同或相异。由于介质层50与基板60之间设有第三再布线层70，使得裸芯片20的电信号通过第一管脚21传递至第一铜柱40后，需要先经过第三再布线层70内的第四引线重新分配后再进一步传递至第二铜柱61，基于此，通过对第三再布线层70内的走线的设计，能够达到优化信号扇出位置、实现阻抗控制、减少信号间串扰、增强电源供电等效果。

可选地，第三再布线层70朝向基板60的一侧表面设置第三管脚71，第三管脚71与第三再布线层70内的第四引线电性连接，基板60朝向第三再布线层70的一侧表面设置焊垫，焊垫与第二铜柱61电性连接，基于此，通过将第三管脚71与基板60上的焊垫电性连接，即可实现第三再布线层70内的第四引线与第二铜柱61之间的电性连接。

进一步地，基板60背向第三再布线层70的一侧表面设置第四管脚62，第四管脚62与第二铜柱61电性连接，通过第四管脚62可与外部电路电性连接。

在一些实施例中，第一再布线层10内的任一第一引线朝向裸芯片20的正投影，至少部分覆盖对应的裸芯片20的一个第一管脚21或一个第二管脚22。基于此，第一再布线层10内的第一引线能够灵活地实现与裸芯片20上任意位置的第一管脚21进行电性连接，从而便于将裸芯片20上流至第一管脚21的电信号进行重新分配，使一个裸芯片20上的电信号能够以更短的距离传递至另一裸芯片20或者传递至外部电路，实现信号扇出位置的优化、阻抗控制、减少信号之间的串扰、增强电源供电。

进一步地，第一再布线层10包括多层层叠设置的第一子布线层11，任意相邻的两个第一子布线层11内的第一引线之间电性连接；其中，距离裸芯片20最近的一层第一子布线层11内的第一引线，与对应的第一管脚21或第二管脚22电性连接。通过多个第一子布线层11构成第一再布线层10，使得第一再布线层10内的线路布置灵活性进一步提升，从而提升信号重新分配性能。

图2为本申请一实施例中第一再布线层的结构示意图。

参阅图2，在一些实施例中，相邻两层第一子布线层11内的第一引线朝向裸芯片20正投影不完全重叠。可以理解的是，在第一再布线层10内的任一第一引线朝向裸芯片20的正投影，至少部分覆盖对应的裸芯片20的第一管脚21或第二管脚22的情况下，若相邻两个第一子布线层11内的第一引线在裸芯片20所在平面上的正投影不完全重叠，则每一层第一子布线层11的工艺能够得到简化，且能够节省材料。

图3a示出了本申请一实施例中第一子布线层的俯视图，图3b示出了本申请另一实施例中第一子布线层的俯视图。参阅图3a、3b，不同层的第一子布线层11内的第一引线的布置形状相同或者相异。

基于同样的发明目的，本申请还提供一种芯片封装方法。

图4为本申请一实施例中芯片封装方法的流程框图。

参阅图4，在本申请一实施例中，该芯片封装方法包括以下步骤：

步骤S1、在基板上制备第一再布线层和第二再布线层；其中，第一再布线层具有彼此相对的第一侧和第二侧，第二再布线层位于第二侧，第一再布线层内设有第一引线，第二再布线层内设有与对应的第一引线电性连接的第二引线；

步骤S2、在第一再布线层的第一侧布置多个裸芯片；其中，每一裸芯片上设有若干第一管脚，一个裸芯片的第一管脚与对应的另一裸芯片的第一管脚之间，通过依次串联的第一引线和第二引线电性连接。

本申请实施例提供的芯片封装方法，通过在裸芯片与第二再布线层之间设置第一再布线层，利用第一再布线层内的第一引线将裸芯片的电信号重新分配，避免不同的连接线路相互干涉，使得优化分配后的电信号再通过第二再布线层内的第二引线在多个裸芯片之间传递，从而达到优化信号扇出位置、实现阻抗控制、减少信号间串扰、增强电源供电的效果。

基于同样的发明目的，本申请还提供一种电子设备，该电子设备包括上述实施例中的芯片封装结构。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种芯片封装结构，其特征在于，包括：

多个裸芯片，每一所述裸芯片上设有若干第一管脚；

第一再布线层，具有彼此相对的第一侧和第二侧；多个裸芯片布置于所述第一侧，所述第一再布线层内设有第一引线；以及

第二再布线层，设于所述第二侧，所述第二再布线层内设有第二引线；

其中，一个所述裸芯片的第一管脚与对应的另一所述裸芯片的第一管脚之间，通过依次串联的第一引线和所述第二引线电性连接。

2.根据权利要求1所述的芯片封装结构，其特征在于，所述裸芯片上还设有若干第二管脚，所述第一再布线层内还设有第三引线；

所述芯片封装结构还包括用于与外部电路电性连接的第一铜柱；

其中，所述第二管脚与所述第一铜柱通过所述第三引线电性连接。

3.根据权利要求2所述的芯片封装结构，其特征在于，所述芯片封装结构还包括设于所述第二侧且将所述第一铜柱和所述第二再布线层绝缘间隔开的介质层。

4.根据权利要求3所述的芯片封装结构，其特征在于，所述芯片封装结构还包括设于所述介质层背向所述第一再布线层的一侧的基板；

所述基板内设有用于与外部电路电性连接第二铜柱，所述第二铜柱的一端与所述第一铜柱电性连接。

5.根据权利要求4所述的芯片封装结构，其特征在于，所述芯片封装结构还包括设于所述介质层与所述基板之间的第三再布线层，所述第三再布线层内设有第四引线；

所述第二铜柱与所述第一铜柱之间，通过所述第四引线电性连接。

6.根据权利要求2-5任一项所述的芯片封装结构，其特征在于，所述第一再布线层内的任一所述第一引线朝向所述裸芯片的正投影，至少部分覆盖该对应的所述裸芯片的一个所述第一管脚或一个所述第二管脚。

7.根据权利要求6所述的芯片封装结构，其特征在于，所述第一再布线层包括多层层叠设置的第一子布线层，任意相邻的两个所述第一子布线层内的所述第一引线电性连接；

其中，距离所述裸芯片最近的一层所述第一子布线层内的所述第一引线，与对应的所述第一管脚或所述第二管脚电性连接。

8.根据权利要求7所述的芯片封装结构，其特征在于，相邻两层所述第一子布线层内的所述第一引线朝向所述裸芯片的正投影不完全重叠。

9.一种芯片封装方法，其特征在于，所述方法包括以下步骤：

在基板上制备第一再布线层和第二再布线层；其中，所述第一再布线层具有彼此相对的第一侧和第二侧，所述第二再布线层位于所述第二侧，所述第一再布线层内设有第一引线，所述第二再布线层内设有与对应的所述第一引线电性连接的第二引线；

在所述第一再布线层的所述第一侧布置多个裸芯片；其中，每一所述裸芯片上设有若干第一管脚，一个所述裸芯片的所述第一管脚与对应的另一所述裸芯片的所述第一管脚之间，通过依次串联的所述第一引线和所述第二引线电性连接。

10.一种电子设备，其特征在于，包括如权利要求1-8任一项所述的芯片封装结构。

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