KR20230162829A - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은, 제조 비용 및 제조 공정이 보다 축소될 수 있는 반도체 패키지 및 이의 제조 방법에 있어서, 제1 다이, 상기 제1 다이에 대하여 수평 방향으로 배열되는 제2 다이, 회로 및 상기 회로로부터 상측으로 연장되며 상기 제1 다이 또는 상기 제2 다이에 접하는 PCB 필러(pillar)를 포함하는 PCB(Printed Circuit Board, 인쇄 회로 기판)층 및 상기 PCB층의 상면에 배치되되 서로 다른 두 개의 상기 PCB 필러 사이에 배치되고, 상기 제1 다이 및 상기 제2 다이에 각각 상호 통전 가능하게 연결되는 커넥팅 구조체를 포함하는, 반도체 패키지 및 이의 제조 방법을 개시한다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and manufacturing method of the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 보다 구체적으로, 제조 비용 및 제조 공정이 보다 축소될 수 있는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 칩은 전기 전도도가 부도체보다는 높고 전도체보다는 낮은 반도체로 구성된 집적 회로를 의미한다. 통상적으로 반도체 칩은 단결정 기판인 웨이퍼(wafer)에서 분리된 후 일종의 포장 작업이 요구된다. 이는 반도체 칩을 물리적 충격으로부터 보호하고, 반도체 칩이 실장될 기판과의 집적도 차이를 완화시켜 실장 편의성을 증가시키기 위함이다.
이때, 반도체 칩이 포장된 결과물을 반도체 패키지라 한다.
반도체 패키지에는 복수 개의 반도체 칩이 실장될 수 있으며, 실장되는 복수 개의 반도체 칩의 배열에 따라 2D/2.5D/3D 등으로 분류될 수 있다. 이 중, 2.5D 반도체 패키지는 로직 칩을 수평 방향으로 배열하고, 메모리 칩을 수직 방향으로 적층하는 패키징을 가리킨다.
2.5D 반도체 패키지에 있어서, 기판과 반도체 칩 사이 접속률을 높이기 위하여 기판과 다이 사이에 인터포저(interposer)를 구비할 수 있다. 이 경우, 반도체 칩은 인터포저를 통하여 기판과 전기적으로 연결된다.
다만, 인터포저는 그 재료비가 다소 높은 편이고, 반도체 패키지의 소형화 측면에서도 불리하다는 문제가 존재한다. 따라서, 제조 비용이 보다 절감될 수 있는 반도체 패키지 및 이의 제조 방법의 개발이 고려될 수 있을 것이다.
한국등록특허공보 제10-2206937호는 반도체 패키지용 인터포저를 개시한다. 구체적으로, 초박형으로 형성될 수 있는 반도체 패키지용 인터포저를 개시한다.
그런데, 이러한 유형의 인터포저는 기판 또는 반도체 칩과의 구체적인 결합 관계에 대하여 개시하지 않는 바, 인터포저의 재료비 절감 또는 소형화를 달성하기 위한 구조를 개시하지 않는다.
한국공개특허공보 제10-2020-0132511호는 인터포저 기판 및 이를 포함하는 반도체 패키지를 개시한다. 구체적으로, 공정 수율을 높일 수 있고 워피지나 미스 얼라인 문제도 해결 가능한 인터포저 기판을 개시한다.
그런데, 이러한 유형의 인터포저 기판은 그 면적의 증가를 목적으로 하는 바, 재료비와 소형화 측면에서 불리하다.
한국등록특허공보 제10-2206937호 (2021.01.25.) 한국공개특허공보 제10-2020-0132511호 (2020.11.25.)
본 발명의 일 목적은, 제조 비용이 보다 절감될 수 있는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 다른 일 목적은, 고성능 반도체의 패키지에 있어서 소형화가 가능한 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 일 목적은, 제조 공정이 보다 단순화될 수 있는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 일 목적은, 내부에 실장된 반도체 칩의 과열이 방지될 수 있는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 실시 예에 따른 반도체 패키지는, 제1 다이; 상기 제1 다이에 대하여 수평 방향으로 배열되는 제2 다이; 회로 및 상기 회로로부터 상측으로 연장되며 상기 제1 다이 또는 상기 제2 다이에 접하는 PCB 필러(pillar)를 포함하는 PCB(Printed Circuit Board, 인쇄 회로 기판)층; 및 상기 PCB층의 상면에 배치되되 서로 다른 두 개의 상기 PCB 필러 사이에 배치되고, 상기 제1 다이 및 상기 제2 다이에 각각 상호 통전 가능하게 연결되는 커넥팅 구조체를 포함한다.
또한, 상기 커넥팅 구조체의 상면에는, 상측으로 수평 방향의 너비가 증가되며 연장되고, 상기 제1 다이 또는 상기 제2 다이에 접하는 커넥팅 필러가 형성될 수 있다.
또한, 상기 커넥팅 구조체의 단면적은, 상기 커넥팅 구조체와 결합되는 상기 제1 다이 및 상기 제2 다이의 각각의 단면적을 합한 값보다 작게 형성될 수 있다.
또한, 상기 커넥팅 구조체의 높이(H2)와 상기 커넥팅 구조체 상에 형성되는 상기 커넥팅 필러의 높이(H1)를 합한 값은, 상기 PCB 필러의 상기 수평 방향 두께 및 상기 수평 방향으로 서로 이웃하는 2 개의 PCB 필러들 사이의 간격의 합보다 작게 형성될 수 있다.
또한, 상기 커넥팅 구조체 상에 형성되는 상기 커넥팅 필러의 높이(H1)는, 상기 커넥팅 필러의 상기 수평 방향 두께 및 상기 수평 방향으로 서로 이웃하는 2 개의 커넥팅 필러들 사이의 간격의 합보다 작게 형성될 수 있다.
또한, 상기 커넥팅 필러의 높이는, 상기 커넥팅 구조체의 높이의 50 ~ 150% 이내로 형성될 수 있다.
또한, 상기 커넥팅 구조체의 상면에는, 상측으로 연장되며 상기 제1 다이 또는 상기 제2 다이에 접하는 커넥팅 필러가 형성되고, 상기 커넥팅 필러 및 상기 PCB 필러는, 각각의 상단이 수평 방향으로 일직선상에 위치될 수 있다.
또한, 상기 제2 다이는, 복수 개 구비되어 수평 방향으로 나란하게 배열되고, 상기 커넥팅 구조체는, 적어도 일부가 서로 다른 복수 개의 상기 제2 다이에 각각 상호 통전 가능하게 연결될 수 있다.
또한, 적어도 두 개의 상기 제2 다이와 수직 방향으로 중첩되는 방열 다이 또는 액티브 다이를 더 포함할 수 있다.
또한, 상기 제2 다이와 상기 방열 다이 또는 액티브 다이 사이 및 상기 제1 다이와 상기 방열 다이 또는 액티브 다이의 상면에 각각 배치되고, 상기 제2 다이에서 발생된 열을 외부로 방출하는 열전달 물질을 더 포함할 수 있다.
또한, 상기 제1 다이는, 복수 개의 다이가 수직 방향으로 적층되어 형성될 수 있다.
또한, 상기 커넥팅 구조체는, 실리콘 웨이퍼로 형성될 수 있다.
또한, 상기 커넥팅 구조체는, 액티브 다이 또는 IPD(Integrated Passive Device, 집적 수용 소자)로 형성될 수 있다.
또한, 상기 PCB층은, 하면에 서로 이격되는 복수 개의 외부 접속 부재가 배치될 수 있다.
상기 PCB층의 상면에는 복수개의 PCB 필러와 커넥팅 구조체의 상면에 형성된 커넥팅 필러가 서로 이격되어 배치 될 수 있고, 상기 PCB 필러와 상기 커넥팅 필러 는, 모두 일정한 높이로 형성되되, 상기 PCB층의 횡방향 길이를 Lx, 종방향 길이를 Ly, 상기 PCB 필러의 횡방향 좌표를 xi, 종방향 좌표를 yi, 상기 PCB 층상에 형성되어 노출되는 PCB 필러 또는 커넥팅 필러의 패드(Pad) 면적을 Ai라고 할 때, 수식 및 를 모두 만족할 수 있다.
본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법은 (a) PCB층의 회로로부터 상측으로 연장되는 PCB 필러가 형성되는 단계; (b) 서로 다른 두 개의 상기 PCB 필러 사이에 커넥팅 구조체가 설치되는 단계; (c) 상기 PCB층 및 상기 커넥팅 구조체에 몰드가 형성되는 단계;
(d) 상기 몰드가 그라인딩(grinding)되어 상기 PCB 필러의 상단부와 상기 커넥팅 구조체의 상측으로 연장되는 커넥팅 필러의 상단부가 외부로 노출되는 단계; 및 (e) 상기 PCB층 및 상기 커넥팅 구조체의 상단부에 제1 다이 및 제2 다이가 수평 방향으로 나란하게 설치되되, 상기 제1 다이 및 상기 제2 다이가 상기 커넥팅 구조체와 각각 직접적으로 접촉되며 통전 가능하도록 설치되는 단계를 포함한다.
또한, 상기 (b) 단계 이전에, (b0) 상기 커넥팅 구조체의 상면에 상측으로 수평 방향의 너비가 증가되며 연장되는 상기 커넥팅 필러가 형성되는 단계가 수행될 수 있다.
또한, 상기 (d) 단계 이후 상기 (e) 단계 이전에, (e0) 상기 PCB층의 하면에 릴리즈층(2) 및 캐리어 기판이 결합되는 단계가 수행되고, 상기 (e) 단계 이후, (e1) 상기 릴리즈층(2) 및 상기 캐리어 기판이 제거되는 단계가 수행될 수 있다.
또한, 상기 (e) 단계 이후, (f) 상기 PCB층의 하면에 외부 접속 부재가 도포되는 단계가 수행될 수 있다.
본 발명의 다양한 효과 중, 상술한 해결 수단을 통해 얻을 수 있는 효과는 다음과 같다.
먼저, 반도체 패키지는 복수 개의 다이가 적층되어 형성되는 제1 다이, 제2 다이 및 PCB(Printed Circuit Board, 인쇄 회로 기판)층을 포함한다. 또한, 제1 다이와 제2 다이는 수평 방향으로 나란하게 배열된다.
제1 다이 및 제2 다이와 PCB층 사이에는 커넥팅 구조체가 설치된다. 커넥팅 구조체는 PCB층의 상면에 구비되는 서로 다른 두 개의 PCB 필러 사이에 위치된다.
따라서, 커넥팅 구조체는 PCB층 상면 전체에 설치될 것이 요구되지 않고, 제1 다이 및 제2 다이와 중첩되는 PCB층 상면의 일 부분에 설치되면 족하다. 이에 따라, 커넥팅 구조체의 설치 면적이 보다 감소될 수 있으며, 이는 커넥팅 구조체의 제조 비용 절감 효과를 가져온다. 더 나아가, 반도체 패키지 전체의 제조 비용이 보다 절감될 수 있다.
또한, 상술한 바와 같이 커넥팅 구조체의 설치 면적이 보다 감소되는 점을 고려하였을 때, 커넥팅 구조체의 소형화 측면에서 유리하다.
따라서, 커넥팅 구조체가 차지하는 공간이 감소됨에 따라, 고성능 반도체의 패키지에 있어서 반도체 패키지 전체의 소형화 구현이 가능할 것이다.
또한, 반도체 패키지는 커넥팅 구조체가 설치된 PCB에 몰드가 결합된 후 그라인딩 공정을 통하여 PCB 및 커넥팅 구조체의 접속부를 형성한다.
따라서, 제2 다이의 실장 이후 배선 공정이 별도로 요구되지 않는다. 결과적으로, 반도체 패키지의 제조 공정이 보다 단순화될 수 있다.
또한, 반도체 패키지는 적어도 두 개의 제2 다이와 수직 방향으로 중첩되는 제2 다이를 더 포함하고, 제2 다이와 제2 다이 사이 및 제1 다이와 제2 다이의 상면에 각각 제2 다이에서 발생될 열을 외부로 방출하는 열전달 물질이 배치된다.
따라서, 제2 다이에서 발생된 열이 보다 용이하게 방열될 수 있고, 반도체 칩의 과열이 방지될 수 있다. 더 나아가, 과열에 의한 반도체 패키지의 손상이 방지될 수 있으며, 손상 시 소요되는 유지보수 비용 또한 절감될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지를 도시하는 개념도이다.
도 2는 도 1의 반도체 패키지에 구비되는 제2 다이, PCB층, 커넥팅 구조체 및 접착 부재를 도시하는 개념도이다.
도 3은 도 1의 반도체 패키지에 구비되는 PCB층 및 PCB층에 형성된 PCB 필러, 커넥팅 필러를 도시하는 상면도이다.
도 4는 도 1의 반도체 패키지에 구비되는 PCB층, PCB층 상부에 배치된 제2 다이 및 PCB층과 제2 다이 사이에 배치된 PCB 필러, 커넥팅 구조체를 도시한다.
도 5는 도 1의 반도체 패키지에 구비되는 커넥팅 구조체를 도시하는 개념도이다.
도 6은 PCB층에 형성된 PCB 필러 및 커넥팅 구조체를 도시하는 개념도이다.
도 7은 도 1의 반도체 패키지에 구비되는 PCB층을 도시하는 개념도이다.
도 8은 커넥팅 구조체가 설치된 상태의 PCB층을 도시하는 개념도이다.
도 9는 몰드와 결합된 상태의 PCB층 및 커넥팅 구조체를 도시하는 개념도이다.
도 10은 제2 다이와 결합된 상태의 PCB층 및 커넥팅 구조체를 도시하는 개념도이다.
도 11은 접착 부재와 결합된 상태의 PCB층, 커넥팅 구조체 및 제2 다이를 도시하는 개념도이다.
이하, 본 발명의 실시 예에 따른 반도체 패키지(1)를 도면을 참고하여 보다 상세하게 설명한다.
이하의 설명에서는 본 발명의 특징을 명확하게 하기 위해, 일부 구성 요소들에 대한 설명이 생략될 수 있다.
본 명세서에서는 서로 다른 실시 예라도 동일한 구성에 대해서는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.
첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않는다.
단수의 표현은 문맥상 명백하게 다르기 뜻하지 않는 한, 복수의 표현을 포함한다.
이하에서는, 도 1 내지 도 5를 참조하여 본 발명의 실시 예에 따른 반도체 패키지(1)에 대하여 설명한다.
반도체 패키지(1)는 제2 다이(120)가 포장된 결과물을 의미한다.
반도체 패키지(1)는 제2 다이(120)를 물리적 충격으로부터 보호하고, 제2 다이(120)가 실장될 기판과의 집적도 차이를 완화시켜 실장 편의성을 증가시킨다.
반도체 패키지(1) 내부에는 복수 개의 다이 또는 제2 다이(120)가 실장된다. 복수 개의 다이 또는 제2 다이(120)는 수직 방향 또는 수평 방향으로 배열될 수 있다. 또한, 수직 방향으로 배열되는 복수 개의 다이와 수평 방향으로 배열되는 제2 다이(120)가 혼합되어 배치될 수 있다.
도시된 실시 예에서, 반도체 패키지(1)는 제1 다이(110), 제2 다이(120), 방열 다이(130), 열전달 물질, 몰드(210), PCB층(220), 커넥팅 구조체(230), 외부 접속 부재(240) 및 보호 부재(300)를 포함한다.
제1 다이(110)는 단수 개 또는 복수개 구비될 수 있다. 일 실시 예에서, 복수 개의 다이가 수직 방향으로 적층되어 형성된다.
일 실시 예에서, 제1 다이(110)는 메모리 칩으로 구성될 수 있다.
제1 다이(110)는 제2 다이(120)에 대하여 수평 방향으로 나란하게 배열된다.
제2 다이(120)는 전기 전도도가 부도체보다는 높고 전도체보다는 낮은 반도체로 구성된 집적 회로로 구성된다.
제2 다이(120)는 제1 다이(110)에 대하여 수평 방향으로 배열된다.
일 실시 예에서, 제2 다이(120)는 복수 개 구비될 수 있다. 도시된 실시 예에서, 제2 다이(120)는 복수 개 구비된다. 상기 실시 예에서, 복수 개의 제2 다이(120)는 수평 방향으로 나란하게 배열된다.
일 실시 예에서, 제2 다이(120)는 반도체 IC 또는 로직 칩으로 구성될 수 있다.
제2 다이(120)의 상측에는 방열 다이(130) 또는 액티브 다이가 적층될 수도 있고, 액티브 다이가 적층될 경우에는 상기 제2다이와 전기적인 연결이 추가로 구성될 수 있다.
방열 다이(130)는 적어도 두 개의 제2 다이(120)와 수직 방향으로 중첩된다.
도시된 실시 예에서, 방열 다이(130)의 하면 및 상면은 각각 열전달 물질과 결합된다.
열전달 물질(Thermal Interface Material, TIM)은 제2 다이(120)에서 발생된 열을 외부로 방출한다. 이를 위하여, 열전달 물질은 열전도율이 높은 소재로 형성되는 것이 바람직하다.
일 실시 예에서, 열전달 물질은 제2 다이(120)와 방열 다이(130) 사이에 배치될 수 있다. 다른 실시 예에서, 열전달 물질은 방열 다이(130)의 상면에 배치될 수 있다. 또 다른 실시 예에서, 열전달 물질은 제1 다이(110)의 상면 및 방열 다이(130)의 상면에 배치될 수 있다.
다만, 열전달 물질은 상기 실시 예에 한정되지 않고 다양한 구조로 형성될 수 있다. 예를 들어, 열전달 물질은 제2 다이(120)와 방열 다이(130) 사이, 제1 다이(110)의 상면 및 방열 다이(130)의 상면에 각각 배치될 수 있다.
따라서, 제2 다이(120)에서 발생된 열이 보다 용이하게 방열될 수 있고, 제2 다이(120)의 과열이 방지될 수 있다. 더 나아가, 과열에 의한 반도체 패키지(1)의 손상이 방지될 수 있으며, 손상 시 소요되는 유지보수 비용 또한 절감될 수 있다.
제1 다이(110), 방열 다이(130), 제2 다이(120) 및 열전달 물질의 상측 및 측면은 보호 부재(300)에 의하여 둘러싸인다.
보호 부재(300)는 내부에 실장된 구성 요소를 물리적 충격으로부터 보호한다. 또한, 보호 부재(300)는 제1 다이(110), 제2 다이(120), 방열 다이(130) 및 열전달 물질 간 고정을 보조하고, 이들의 임의 이탈을 방지한다.
이러한 점을 고려하였을 때, 보호 부재(300)는 제1 다이(110), 제2 다이(120), 방열 다이(130) 및 열전달 물질이 결합된 구조체와 대응되는 형상으로 형성되는 것이 바람직하다.
일 실시 예에서, 보호 부재(300)는 스틸캔 소재로 형성될 수 있다.
후술하는 PCB층(220) 및 커넥팅 구조체(230)는 몰드(210)에 의하여 보호되고, 각 구성 요소 간 고정이 몰드(210)에 의하여 보조된다.
PCB(Printed Circuit Board, 인쇄 회로 기판)층(220)은 제1 다이(110) 및 제2 다이(120)의 하측에 구비된다.
PCB층(220)은 집적 회로, 저항기 또는 스위치 등의 전기적 부품들이 제공될 수 있다.
일 실시 예에서, PCB층(220)은 오개닉 기판(Organic PCB)으로 형성될 수 있다.
도시된 실시 예에서, PCB층(220)은 회로(221) 및 회로(221)의 상측에 형성되는 PCB 필러(222)를 포함한다.
PCB 필러(222)는 제1 다이(110) 또는 제2 다이(120)에 접하도록 배치되어, 제1 다이(110) 또는 제2 다이(120)와 전기적으로 연결된다. 이에 따라, PCB층(220)의 회로(221) 또한 제1 다이(110) 또는 제2 다이(120)와 전기적으로 연결될 수 있다.
PCB 필러(222)는 회로(221)로부터 상측으로 연장되어 형성된다. 일 실시 예에서, PCB 필러(222)는 상측으로 수평 방향의 너비가 증가되며 연장되고, 제1 다이 또는 제2 다이에 접하도록 형성될 수 있다.
PCB 필러(222)는 그 상단부가 그라인딩(grinding) 공정에 의하여 형성될 수 있다.
PCB 필러(222)는 복수 개 형성된다.
서로 다른 두 개의 PCB 필러(222) 사이에는 커넥팅 구조체(230)가 설치될 수 있다.
커넥팅 구조체(230)는 제1 다이(110)와 제2 다이(120) 간 또는 서로 다른 복수 개의 제2 다이(120) 간 전기적 접속을 도모한다.
커넥팅 구조체(230)는 PCB층(220)의 상면에 배치된다. 또한, 커넥팅 구조체(230)는 서로 다른 두 개의 PCB 필러(222) 사이에 설치된다.
커넥팅 구조체(230)의 상단은 제1 다이(110) 또는 제2 다이(120)에 접한다. 일 실시 예에서, 커넥팅 구조체(230)의 상단은 제1 다이(110) 및 제2 다이(120)에 각각 접한다. 다른 실시 예에서, 커넥팅 구조체(230)의 상단은 서로 다른 두 개의 제2 다이(120)에 각각 접한다.
또한, 커넥팅 구조체(230)는 커넥팅 구조체(230)와 접하는 제1 다이(110) 또는 제2 다이(120)와 상호 통전 가능하게 연결된다.
커넥팅 구조체(230)는 PCB층(220) 상면 전체에 설치될 것이 요구되지 않고, 제1 다이(110) 및 제2 다이(120)와 중첩되는 PCB층(220) 상면의 일 부분에 설치되면 족하다. 도시된 실시 예에서, 커넥팅 구조체(230)는 그 단면적이 커넥팅 구조체(230)와 결합되는 제1 다이(110) 및 제2 다이(120)의 각각의 단면적을 합한 값보다 작게 형성된다.
이에 따라, 커넥팅 구조체(230)의 설치 면적이 보다 감소될 수 있으며, 이는 커넥팅 구조체(230)의 제조 비용 절감 효과를 가져온다. 더 나아가, 반도체 패키지(1) 전체의 제조 비용이 보다 절감될 수 있다.
또한, 상술한 바와 같이 커넥팅 구조체(230)의 설치 면적이 보다 감소되는 점을 고려하였을 때, 커넥팅 구조체(230)의 소형화 측면에서 유리하다.
따라서, 커넥팅 구조체(230)가 차지하는 공간이 감소됨에 따라, 고성능 반도체의 패키지에 있어서 반도체 패키지(1) 전체의 소형화 구현이 가능할 것이다.
일 실시 예에서, 커넥팅 구조체(230)는 실리콘 웨이퍼로 형성될 수 있다.
다른 실시 예에서, 커넥팅 구조체(230)는 액티브 다이 또는 IPD(Integrated Passive Device, 집적 수용 소자)로 형성될 수 있다.
PCB층(220)의 하면에는 외부 접속 부재(240)가 구비될 수 있다.
외부 접속 부재(240)는 PCB층(220)과 반도체 패키지(1)를 전기적으로 외부 부재와 연결하는 역할을 할 수 있다.
이하에서는, 도 2를 참조하여 제2 다이(120)와 PCB층(220) 또는 커넥팅 구조체(230) 간 전기적 연결에 대하여 설명한다.
제2 다이(120)의 하면에는 하측으로 PCB층(220)과 전기적 접속을 위한 칩 접속부재가(121)가 형성된다. 또한, 칩 접속부재(121)의 하면에는 칩 접속부(121a)가 추가로 형성될 수 있다. 칩 접속부재(121)는 그 상단부가 그라인딩 공정에 의하여 형성될 수 있다.
전술한 바와 같이, PCB층(220)의 상면에는 제1 다이(110) 또는 제2 다이(120)에 접하도록 배치되는 PCB 필러(222)가 형성된다. 이때, 제2 다이(120)에 접하는 PCB 필러(222)는 칩 접속부(121a)에 접하도록 배치된다. 이에 따라, 제2 다이(120)와 PCB층(220)이 상호 전기적으로 연결될 수 있다.
또한, 제2 다이(120)와 PCB층(220)은 커넥팅 구조체(230)에 의하여 추가적인 전기적 연결 통로가 제공될 수 있다.
도시된 실시 예에서, 커넥팅 구조체(230)는 상면에는 상측으로 연장되어 형성되는 커넥팅 필러(233)가 형성된다.
커넥팅 필러(233)는 전기전도성 소재로 형성된다. 예를 들어, 커넥팅 필러(233)는 구리(Cu) 소재와 같은 금속부재로 형성될 수 있다.
이상에서는 서로 다른 두 개의 제2 다이(120)와 접하는 커넥팅 구조체(230)에 대하여 설명하였지만, 이상의 설명은 상기 실시 예에만 한정되지 않고 제1 다이(110) 및 제2 다이(120)와 각각 접하는 커넥팅 구조체(230)에 대하여도 적용될 수 있다.
이하에서는 도 3을 참조하여 PCB층(220)의 상면에 형성된 커넥팅 구조체(230)의 커넥팅 필러(233)와 PCB 필러(222)에 대해 보다 상세하게 설명한다.
PCB층(220)의 상면에는 복수개의 PCB 필러(222)와 커넥팅 필러(233)가 서로 이격되어 배치 될수 있다.
PCB 필러(222)의 직경은 커넥팅 필러(233) 직경보다 크며, 복수개의 PCB 필러(222)들 간의 간격은 커넥팅 구조체의 필러의 간격보다 넓게 형성될 수 있다.
커넥팅 필러(233)의 조밀한 전체 면적과 PCB 필러(222)들이 갖는 서로 다른 전체 면적은 서로 상이한 면적을 갖도로 형성된다.
복수개의 PCB 필러(222)와 상기 커넥팅 필러(233) 는, 모두 일정한 높이로 형성되되, 상기 PCB층의 횡방향 길이를 Lx, 종방향 길이를 Ly, 상기 PCB 필러(222)의 횡방향 좌표를 xi, 종방향 좌표를 yi, 상기 PCB층(220)상에 형성되어 노출되는 PCB 필러(222) 또는 커넥팅 필러(233)의 패드(Pad) 면적을 Ai라고 할 때, 하기 수식 및 을 모두 만족할 수 있다.
구체적으로, PCB층(220) 상부에 형성된 PCB 필러(222) 및 커넥팅 필러에(233) 반도체 IC가 실장될 때, 실장되는 반도체 IC 중심부 무게중심은 상기 수식을 만족하여야 하고, 이는 PCB층(220) 상부에 대한 플립 칩(flip chip) 공정 시 반도체 IC가 한 방향으로 기울지 않고 평행하게 유지될 수 있어 반도체 IC와 PCB층(220) 상부에 형성된 PCB 필러(222) 및 커넥팅 필러(233)의 슬립을 방지할 수 있다. 결과적으로, 플립칩 공정시 안정성이 확보될 수 있다.
이하에서는 도 4를 참조하여, PCB층(220) 상부에 형성된 PCB 필러(222) 및 커넥팅 필러(233)와 제2 다이(120) 사이의 전기적 연결 구조에 대하여 보다 상세하게 설명한다. 설명의 편의를 위해, 도 4에서는 도 2에 도시된 제2 다이(120)의 칩 접속부재(121)의 도시를 생략하였다.
도시된 실시 예에서, 제2 다이(120) 하면과 PCB 필러(222) 상부 사이에는 제1 연결부재(B1)가 배치될 수 있다. 제2 다이(120) 하면과 커넥팅 필러(233) 상부 사이에는 제2 연결부재(B2)가 배치될 수 있다. 구체적으로, 제1 연결부재(B1) 및 제2 연결부재(B2) 각각은 제2 다이(120)의 칩 접속부(121a, 도 2 참조)에 배치될 수 있다.
제1 및 제2 연결부재(B1, B2)는 전도성 물질을 포함할 수 있다. 이에 따라, PCB 필러(222) 및 커넥팅 필러(233)는 제2 다이(120)에 전기적으로 연결될 수 있다.
도시된 실시 예에서는 PCB 필러(222) 및 커넥팅 필러(233)의 간격이 상이함을 고려하여 제1 연결부재(B1)의 직경(G1)과 제2 연결부재(B2)의 직경(G2)을 상이하게 설계한다.
도시된 실시 예에서는 제1 연결부재(B1)의 직경(G1)은 제2 연결부재(B2)의 직경(G2)보다 클 수 있다. 제1 연결부재(B1)의 높이(T1)와 제2 연결부재(B2)의 높이(T2)는 실질적으로 같은 높이로 형성하여 플립칩 공정을 수행함으로서, 제2 다이(120)를 PCB 필러(222) 및 커넥팅 필러(233)에 실장 시에 발생할 수 있는 제2 다이(120)의 슬립(slip) 또는 기울어짐을 방지할 수 있다.
이하에서는 도 5를 참조하여 커넥팅 구조체(230)에 대하여 보다 상세하게 설명한다.
전술한 바와 같이, 커넥팅 구조체(230)의 상면에는 커넥팅 필러(233)가 형성 될 수 있다. .
도시된 실시 예에서, 커넥팅 필러(233)의 하단 너비를 제1 너비(L1), 상단 너비를 제2 너비(L2)로 정의할 때, 제2 너비(L2)는 제1 너비(L1)보다 크게 형성된다. 즉, 커넥팅 필러(233)는 커넥팅 구조체(230)의 상면으로부터 상측으로 수평 방향의 너비가 증가되며 연장된다.
이에 따라, 제2 다이(120)와 접하는 단면적은 구조적 특징에 의해 보다 증가될 수 있다. 추가적으로 , 제2 다이(120)와 커넥팅 구조체(230) 간 접속 및 제2 다이(120)의 정렬 또한 용이해진다.
이하에서는 도 6을 참조하여 다른 실시 예에 따른 커넥팅 구조체(230)에 대하여 설명한다.
본 실시 예에 따른 PCB층(220)의 상부에 형성된 PCB 필러(222), 커넥팅 구조체(230), 커넥팅 필러(233)를 포함한다.
커넥팅 구조체(230)의 상단에 형성된 커넥팅 필러(233)의 높이는 PCB 필러(233)보다 낮게 형성되지만, 각각의 상단이 수평방향으로는 일직 선상에 위치하게 된다.
간격(L3)은 PCB 필러(222)의 수평 방향 두께와 수평 방향으로 서로 이웃하는 2개의 PCB 필러들(222) 사이의 간격의 합으로 정의된다. 간격(L4)은 커넥팅 필러(233)의 수평 방향 두께와 수평 방향으로 서로 이웃하는 2개의 커넥팅 필러들(233) 사이의 간격의 합으로 정의된다.
또한, 제1 높이(H1)는 커넥팅 구조체(230) 상에 형성되는 커넥팅 필러(233)의 높이로 정의되고, 제2 높이(H2)는 커넥팅 구조체(230)의 높이로 정의된다.
일 실시 예에서, 제1 높이(H1) 및 제2 높이(H2)를 합한 값은 제3 간격(L3)보다 작거나 같게 형성될 수 있다.
일 실시 예에서, 제1 높이(H1)는 간격(L4)보다 작게 형성될 수 있다.
구체적으로, 제2 높이(H2)는 30 ㎛ ~ 100 ㎛ 일 수 있다. 제1 높이(H1)는 제2 높이(H2)의 50 ~ 150 % 일 수 있다. 제1 높이(H1)는 15 ㎛ ~ 150 ㎛ 일 수 있다.
결과적으로, 제1 높이(H1) 및 제2 높이(H2)의 합은 45 ㎛ ~ 250 ㎛ 일 수 있고, 제3 간격(L3)은 45 ㎛ ~ 250 ㎛ 일 수 있다. 또한, 제4 간격(L4)은 150 ㎛ 보다 작을 수 있다.
전술한 바와 같이, 본 발명에 따른 반도체 패키지(1)는 PCB 필러(222), 커넥팅 구조체(230), 및 커넥팅 필러(233) 사이의 높이, 두께, 간격을 전술한 관계식으로 설계하여, 제2 다이(120)의 슬립 또는 기울어짐을 더욱 효과적으로 방지할 수 있다.
이상으로 본 발명의 실시 예에 따른 반도체 패키지(1)의 구성 요소 및 그들이 결합 관계에 대하여 살펴보았다. 이하에서는 도 7 내지 도 11을 참조하여 본 발명의 실시 예에 따른 반도체 패키지(1)의 제조 방법에 대하여 설명한다.
먼저, PCB층(220)에 PCB 필러(222)가 제공된다. PCB 필러(222)는 PCB층(220)의 회로(221)로부터 상측으로 연장되어 형성된다(도 7 참조).
이후, 커넥팅 구조체(230)가 준비된다(도 8 참조). 커넥팅 구조체(230)가 PCB 층에 설치되기 전, 커넥팅 구조체(230)의 상면에 커넥팅 필러(233)가 형성된다. 커넥팅 필러(233)는 커넥팅 구조체(230)의 상면에 상측으로 수평 방향의 너비가 증가되며 연장되어 형성된다. 완성된 커넥팅 구조체(230)는 서로 다른 두 개의 PCB 필러(222) 사이에 설치된다.
커넥팅 구조체(230)의 설치가 완료되면, PCB층(220) 및 커넥팅 구조체(230)에 몰드(210)가 형성된다(도 9 참조). 이후 몰드(210)의 일부는 그라인딩 공정에 의하여 일부 제거된다. 도 9의 점선은 그라인딩의 기준선을 도시한다.
상기 그라인딩 과정에서 커넥팅 구조체(230)의 커넥팅 필러(233) 및 PCB층(220)의 PCB 필러(222)의 상단부 또한 함께 그라인딩된다. 이에 따라, PCB 필러(222)의 상단부와 커넥팅 필러(233)의 상단부가 외부로 노출되고, PCB층(220)의 상단과 커넥팅 구조체(230)의 상단이 수평 방향으로 일직선상에 위치된다.
이에 따라, 별도의 배선 공정 없이도 제2 다이(120)와 접속되는 브리지 접속부(233a)가 형성될 수 있다. 결과적으로, 반도체 패키지(1)의 제조 공정이 보다 단순화될 수 있다.
마지막으로, PCB층(220) 및 커넥팅 구조체(230)와 제2 다이(120)가 결합된다(도 10 참조). 이때, PCB층(220) 및 커넥팅 구조체(230)의 상단부에는 제1 다이(110) 및 제2 다이(120)가 혼합되어 설치될 수 있다. 또한, 제1 다이(110) 및 제2 다이(120)는 커넥팅 구조체(230)와 각각 직접적으로 접촉하며 통전 가능하도록 설치된다.
일 실시 예에서, 상기 과정은 릴리즈층(release layer)(2)과 캐리어 기판(carrier substrate)(3)에 의하여 보조될 수 있다.
PCB층(220)의 두께가 과도하게 얇아 핸들링에 어려움이 있는 경우, 이를 보완하기 위하여 PCB층(220) 하면에 캐리어 기판(3)이 결합될 수 있다. 다만, 캐리어 기판(3)은 제2 다이(120)의 결합 이후 분리되어야 하는 바, 캐리어 기판(3)의 분리를 용이하게 하기 위하여 PCB층(220) 하면과 캐리어 기판(3) 사이에 릴리즈층(2)이 추가로 배치된다.
릴리즈층(2) 및 캐리어 기판(3)은 제2 다이(120)의 결합이 완료된 이후 제거되며, 완성된 반도체 패키지(1)의 구성 요소에 포함되지 않는다.
추가적으로, PCB층(220)의 하면에 외부 접속 부재(240)가 도포될 수 있다(도 11 참조).
이상 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 본 발명은 상기 설명된 실시 예들의 구성에 한정되는 것이 아니다.
또한, 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해, 이하의 청구범위에 기재된 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 다양하게 수정 및 변경될 수 있다.
더 나아가, 상기 실시 예들은 다양한 변형이 이루어질 수 있도록 각 실시 예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수 있다.
1: 반도체 패키지
110: 제1 다이
120: 제2 다이
121: 칩 접속부재
130: 방열 다이
140: 열전달 물질
210: 몰드
220: PCB(Printed Circuit Board, 인쇄 회로 기판)층
221: 회로
222: PCB 필러
230: 커넥팅 구조체
233: 커넥팅 필러
240: 외부 접속 부재
300: 보호 부재
2: 릴리즈층(release layer)
3: 캐리어 기판(carrier substrate)

Claims (20)

  1. 제1 다이;
    상기 제1 다이에 대하여 수평 방향으로 배열되는 제2 다이;
    회로 및 상기 회로로부터 상측으로 연장되며 상기 제1 다이 또는 상기 제2 다이에 접하는 PCB 필러(pillar)를 포함하는 PCB(Printed Circuit Board, 인쇄 회로 기판)층; 및
    상기 PCB층의 상면에 배치되되 서로 다른 두 개의 상기 PCB 필러 사이에 배치되고, 상기 제1 다이 및 상기 제2 다이에 각각 상호 통전 가능하게 연결되는 커넥팅 구조체를 포함하는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 커넥팅 구조체의 상면에는,
    상측으로 수평 방향의 너비가 증가되며 연장되고, 상기 제1 다이 또는 상기 제2 다이에 접하는 커넥팅 필러가 형성되는,
    반도체 패키지.
  3. 제1항에 있어서,
    상기 커넥팅 구조체의 단면적은,
    상기 커넥팅 구조체와 결합되는 상기 제1 다이 및 상기 제2 다이의 각각의 단면적을 합한 값보다 작게 형성되는,
    반도체 패키지.
  4. 제1항에 있어서,
    상기 커넥팅 구조체는,
    상기 커넥팅 구조체의 상면에 배치되어 상기 제1 다이 또는 상기 제2 다이에 접하는 커넥팅 필러를 포함하는,
    반도체 패키지.
  5. 제4항에 있어서,
    상기 커넥팅 구조체의 높이와 상기 커넥팅 구조체 상에 형성되는 상기 커넥팅 필러의 높이를 합한 값은,
    상기 PCB 필러의 상기 수평 방향 두께 및 상기 수평 방향으로 서로 이웃하는 2 개의 PCB 필러들 사이의 간격의 합보다 작게 형성되는,
    반도체 패키지.
  6. 제4항에 있어서,
    상기 커넥팅 구조체 상에 형성되는 상기 커넥팅 필러의 높이는,
    상기 커넥팅 필러의 상기 수평 방향 두께 및 상기 수평 방향으로 서로 이웃하는 2 개의 커넥팅 필러들 사이의 간격의 합보다 작게 형성되는,
    반도체 패키지.
  7. 제4항에 있어서,
    상기 커넥팅 필러의 높이는 상기 커넥팅 구조체의 높이의 50 ~ 150 %인,
    반도체 패키지.
  8. 제1항에 있어서,
    상기 커넥팅 구조체의 상면에는,
    상측으로 연장되며 상기 제1 다이 또는 상기 제2 다이에 접하는 커넥팅 필러가 형성되고,
    상기 커넥팅 필러 및 상기 PCB 필러는,
    각각의 상단이 상기 수평 방향으로 일직선상에 위치되는,
    반도체 패키지.
  9. 제1항에 있어서,
    상기 제2 다이는,
    복수 개 구비되어 상기 수평 방향으로 나란하게 배열되고,
    상기 커넥팅 구조체는,
    적어도 일부가 서로 다른 복수 개의 상기 제2 다이에 각각 상호 통전 가능하게 연결되는,
    반도체 패키지.
  10. 제9항에 있어서,
    적어도 두 개의 상기 제2 다이와 수직 방향으로 중첩되는 방열 다이 또는 액티브 다이를 더 포함하는,
    반도체 패키지.
  11. 제10항에 있어서,
    상기 액티브 다이는 하부에 상기 제2 다이와 연결을 위한 전기적 연결수단을 추가로 구비하는 것을 포함하는 반도체 패키지.
  12. 제10항에 있어서,
    상기 제2 다이와 상기 방열 다이 또는 액티브 다이의 중간 및 상기 제1 다이와 상기 방열 다이 또는 액티브 다이의 상면에 각각 배치되고, 상기 제2 다이에서 발생된 열을 외부로 방출하는 열전달 물질을 더 포함하는,
    반도체 패키지.
  13. 제1항에 있어서,
    상기 제1 다이는,
    복수 개의 다이가 수직 방향으로 적층되어 형성되는,
    반도체 패키지.
  14. 제1항에 있어서,
    상기 커넥팅 구조체는,
    실리콘 웨이퍼로 형성되는,
    반도체 패키지.
  15. 제1항에 있어서,
    상기 커넥팅 구조체는,
    액티브 다이 또는 IPD(Integrated Passive Device, 집적 수용 소자)로 형성되는,
    반도체 패키지.
  16. 제1항에 있어서,
    상기 PCB층은,
    상면에 복수 개의 PCB 필러와 커넥팅 필러가 서로 이격되어 배치 되고,
    상기 복수 개의 PCB 필러는,
    모두 일정한 높이로 형성되고, 상기 PCB층의 횡방향 길이를 Lx, 종방향 길이를 Ly, 상기 PCB 필러의 횡방향 좌표를 xi, 종방향 좌표를 yi, 상기 PCB 필러와 상기 PCB층의 접촉 면적을 Ai라고 할 때, 수식 및 를 모두 만족하는,
    반도체 패키지.
  17. (a) PCB층의 회로로부터 상측으로 연장되는 PCB 필러가 형성되는 단계;
    (b) 서로 다른 두 개의 상기 PCB 필러 사이에 커넥팅 구조체가 설치되는 단계;
    (c) 상기 PCB층 및 상기 커넥팅 구조체에 몰드가 형성되는 단계;
    (d) 상기 몰드가 그라인딩(grinding)되어 상기 PCB 필러의 상단부와 상기 커넥팅 구조체의 상측으로 연장되는 커넥팅 필러의 상단부가 외부로 노출되는 단계; 및
    (e) 상기 PCB층 및 상기 커넥팅 필러의 상단부에 제1 다이 및 제2 다이가 수평 방향으로 나란하게 설치되되, 상기 제1 다이 및 상기 제2 다이가 상기 커넥팅 필러와 각각 직접적으로 접촉되며 통전 가능하도록 설치되는 단계를 포함하는,
    반도체 패키지의 제조 방법.
  18. 제17항에 있어서,
    상기 (b) 단계 이전에,
    (b0) 상기 커넥팅 구조체의 상면에 상측으로 수평 방향의 너비가 증가되며 연장되는 상기 커넥팅 필러가 형성되는 단계가 수행되는,
    반도체 패키지의 제조 방법.
  19. 제17항에 있어서,
    상기 (d) 단계 이후 상기 (e) 단계 이전에,
    (e0) 상기 PCB층의 하면에 릴리즈층 및 캐리어 기판이 결합되는 단계가 수행되고,
    상기 (e) 단계 이후,
    (e1) 상기 릴리즈층 및 상기 캐리어 기판이 제거되는 단계가 수행되는,
    반도체 패키지의 제조 방법.
  20. 제17항에 있어서,
    상기 (e) 단계 이후,
    (f) 상기 PCB층의 하면에 외부 접속 부재가 도포되는 단계가 수행되는,
    반도체 패키지의 제조 방법.
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