CN118099143A - 一种半导体结构及半导体结构的制作方法 - Google Patents

Abstract

本公开提供一种半导体结构以及半导体结构的制作方法，其中，半导体结构包括基底以及堆叠结构。基底包括第一区域以及第一区域外围的第二区域，第二区域的顶面设置有N个测试接触结构，N为大于1的正整数；堆叠结构设置于基底的第一区域上，堆叠结构包括堆叠设置的N个半导体芯片，N个半导体芯片与N个测试接触结构一一对应，半导体芯片内设置有检测电路结构，检测电路结构能够与对应的测试接触结构形成测试通路，各半导体芯片的测试通路相互隔离。如此，每进行一个半导体芯片的堆叠，均可对该半导体芯片的电性连接进行测试，从而可在半导体结构的制作过程中随时监控每层半导体芯片堆叠的电路连接良率，进一步提高了测试效率。

Description

一种半导体结构及半导体结构的制作方法

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。

背景技术

为了满足集成电路的微型化和效率提升要求，封装技术不断提高，采用堆叠封装技术形成的三维堆叠芯片能够有效地利用芯片面积，提高存储容量。

在上述三维堆叠芯片的开发、生产等过程中，需要对芯片的电性连接进行测试，然而，现有的测试方法比较繁琐，影响测试效率。

发明内容

以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开提供一种半导体结构及半导体结构的制作方法。

根据本公开实施例的第一方面，提供一种半导体结构，所述半导体结构包括：

基底，所述基底包括第一区域以及所述第一区域外围的第二区域，所述第二区域的顶面设置有N个测试接触结构，N为大于1的正整数；

堆叠结构，设置于所述基底的第一区域上，所述堆叠结构包括堆叠设置的N个半导体芯片，所述N个半导体芯片与所述N个测试接触结构一一对应，所述半导体芯片内设置有检测电路结构，所述检测电路结构能够与对应的所述测试接触结构形成测试通路，各所述半导体芯片的测试通路相互隔离。

根据本公开的一些实施例，每个所述测试接触结构均包括一个测试垫组，所述测试垫组包括第一测试垫和第二测试垫；

所述第一区域的顶面设置有与各所述测试垫组一一对应的连接结构组，所述连接结构组包括与对应测试垫组中的第一测试垫连接的第一电连接结构以及与对应测试垫组中的第二测试垫连接的第二电连接结构；

每个所述检测电路结构均包括第一检测穿通电极和第二检测穿通电极，所述第一检测穿通电极的底端与对应连接结构组中的第一电连接结构连接，所述第二检测穿通电极的底端与对应连接结构组中的第二电连接结构连接，所述第一检测穿通电极的顶端和所述第二检测穿通电极的顶端通过第一导电线条连接；

所述第一测试垫、所述第一电连接结构、所述第一检测穿通电极、所述第一导电线条、所述第二检测穿通电极、所述第二电连接结构以及所述第二测试垫用于形成所述测试通路。

根据本公开的一些实施例，各所述半导体芯片的所述第一检测穿通电极以及各所述半导体芯片的所述第二检测穿通电极的位置均一一对应；

所述半导体芯片内还设置有转接结构，由下至上自第2个所述半导体芯片起，各所述半导体芯片中的所述第一检测穿通电极和所述第二检测穿通电极均通过下方各所述半导体芯片中的转接结构连接至对应的所述第一电连接结构和所述第二电连接结构。

根据本公开的一些实施例，所述转接结构包括设置在所述第一检测穿通电极的远离所述第二检测穿通电极一侧、并沿第一方向间隔排布的N-1个第一转接结构；

所述转接结构还包括设置在所述第二检测穿通电极的远离所述第一检测穿通电极一侧、并沿第二方向间隔排布的N-1个第二转接结构；

各所述半导体芯片中的所述第一转接结构和所述第二转接结构的位置均一一对应；

自下至上第M个所述半导体芯片中的所述第一检测穿通电极，通过第M-1个所述半导体芯片中沿所述第一方向的第1个所述第一转接结构、…、第1个所述半导体芯片中沿所述第一方向的第M-1个所述第一转接结构与对应的所述第一电连接结构连接；

自下至上第M个所述半导体芯片中的所述第二检测穿通电极，通过第M-1个所述半导体芯片中沿所述第二方向的第1个所述第二转接结构、…、第1个所述半导体芯片中沿所述第二方向的第M-1个所述第二转接结构与对应的所述第二电连接结构连接；

其中，M为小于或等于N，且大于1的正整数。

根据本公开的一些实施例，所述第一转接结构包括层叠设置的第一转接穿通电极、第二导电线条和第三导电线条，各所述第一转接结构的所述第二导电线条相互间隔设置，各所述第一转接结构的所述第三导电线条相互间隔设置；

所述第二导电线条与所述第一转接穿通电极的顶面接触，所述第三导电线条的底面通过第二转接穿通电极与所述第二导电线条连接，所述第三导电线条的顶面用于与上方半导体芯片的第一检测穿通电极或者第一转接穿通电极连接；

所述第二转接结构与所述第一转接结构相对于对应的所述检测电路结构对称布置。

根据本公开的一些实施例，沿所述第一方向，第1个所述第一转接结构中的所述第三导电线条延伸至上方半导体芯片的第一检测穿通电极的下方，第k个所述第一转接结构中的所述第三导电线条延伸至上方半导体芯片中第k-1个所述第一转接结构中的所述第一转接穿通电极的下方，k为小于或等于N-1，且大于1的正整数。

根据本公开的一些实施例，同一所述半导体芯片中相邻所述第一转接结构的所述第一转接穿通电极的轴线之间的距离为第一距离a；

在一个所述第一转接结构中，所述第一转接穿通电极的轴线与所述第二转接穿通电极的轴线之间的距离为第二距离b；

所述第二转接穿通电极的轴线与上方的半导体芯片中与其相连的所述第一转接穿通电极的轴线之间的距离为第三距离c；

其中，第一距离a、第二距离b和第三距离c满足：a＝b+c。

根据本公开的一些实施例，所述第二导电线条与所述第一导电线条同层设置。

根据本公开的一些实施例，各所述第一电连接结构与最下方的所述半导体芯片中的所述第一检测穿通电极以及各所述第一转接穿通电极位置一一对应。

根据本公开的一些实施例，所述第一电连接结构包括层叠设置的第四导电线条和导电块，所述导电块位于对应的所述第一检测穿通电极或者所述第一转接穿通电极的下方，所述第四导电线条的一端与所述导电块连接，另一端与所述第一测试垫连接。

根据本公开的一些实施例，所述导电块与所述第一测试垫同层设置。

根据本公开的一些实施例，所述第一方向和所述第二方向共线。

根据本公开的一些实施例，各所述第一测试垫和各所述第二测试垫沿第三方向间隔排布，所述第三方向与所述第一方向平行。

根据本公开实施例的第二方面，提供一种半导体结构的制作方法，所述半导体结构的制作方法包括：

提供基底，所述基底包括第一区域以及所述第一区域外围的第二区域，所述第二区域的顶面设置有N个测试接触结构，N为大于1的正整数；

于所述基底的第一区域依次堆叠设置与所述N个测试接触结构分别一一对应的N个半导体芯片，所述半导体芯片内设置有检测电路结构，所述检测电路结构能够与对应的所述测试接触结构形成测试通路，各所述半导体芯片的测试通路相互隔离。

根据本公开的一些实施例，所述半导体结构的制作方法还包括：

每设置一个所述半导体芯片，均通过与所述半导体芯片对应的测试接触结构对所述半导体芯片进行测试。

本公开实施例所提供的半导体结构及半导体结构的制作方法中，将基底划分为第一区域和位于第一区域外围的第二区域，将堆叠结构设置在第一区域，测试接触结构设置在第二区域的顶面，测试接触结构能够与半导体芯片内的检测电路结构形成测试通路，如此，无需对半导体结构进行平坦化、翻转、制作测试过孔等处理过程即可方便地实现半导体芯片间的电性连接测试，测试过程简单，提高测试效率，降低测试成本。

另外，由于测试接触结构设置在堆叠结构的外围，不影响半导体芯片的堆叠过程，因此，在半导体芯片的堆叠过程中，每进行一个半导体芯片的堆叠，均可对该半导体芯片的电性连接进行测试，从而可在半导体结构的制作过程中随时监控每层半导体芯片堆叠的电路连接良率，进一步提高了测试效率。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。

图1是相关技术中示出的半导体结构的结构示意图；

图2是根据一示例性实施例示出的半导体结构的结构示意图；

图3是根据一示例性实施例示出的堆叠一个半导体芯片的半导体结构的结构示意图；

图4是根据一示例性实施例示出的第一转接结构的结构示意图；

图5是根据一示例性实施例示出的堆叠两个半导体芯片的半导体结构的结构示意图；

图6是根据一示例性实施例示出的堆叠三个半导体芯片的半导体结构的结构示意图；

图7是根据一示例性实施例示出的堆叠两个半导体芯片内的第一转接结构的结构示意图；

图8是根据一示例性实施例示出的半导体结构的制作方法的流程图；

图9是根据一示例性实施例示出的半导体结构的制作方法的流程图。

附图标记：

100、基底；110-第一区域；120-第二区域；131、第一电连接结构；1311、第四导电线条；1312、导电块；132、第二电连接结构；200、堆叠结构；210、半导体芯片；300、测试接触结构；311、第一测试垫；312、第二测试垫；400、检测电路结构；410、第一检测穿通电极；420、第二检测穿通电极；430、第一导电线条；510、第一转接结构；511、第一转接穿通电极；512、第二导电线条；513、第二转接穿通电极；514、第三导电线条；600-平坦化层；700-硅通孔；L-对称轴；X1-第一方向；X2-第二方向。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

为了满足集成电路的微型化和效率提升要求，封装技术不断提高，采用堆叠封装技术形成的三维堆叠芯片能够有效地利用芯片面积，提高存储容量。芯片之间通过硅穿孔(Through Silicon Via，简称TSV)或异质集成(hybridbonding integration)工艺完成堆叠。在三维堆叠芯片的开发、生产等过程中，需要对芯片的电性连接进行测试，然而，现有的测试方法比较繁琐，影响测试效率。

例如，参考图1所示，相关技术中的一种测试方法是，在基底100上堆叠N个半导体芯片210后，首先在N个半导体芯片210两侧填充平坦化层600，使堆叠完成的基底100和N个半导体芯片整体平坦化，然后整体翻转过来，再在基底100背面设置硅穿孔700和测试焊盘800，在测试时，需要将一个探针与其中一个测试焊盘800连接，将另一个探针与另一个测试焊盘800连接，才能对芯片的电性连接进行测试，该测试方法不能在每层堆叠完成后及时测试，并且只能对整个半导体结构进行电性连接测试，如果测试通路不导通，则说明该半导体芯片210的电性连接存在缺陷，但不能及时确定缺陷的具体位置，从而导致测试效率低，且测试成本较高。

基于此，本公开提供了一种半导体结构，将基底划分为第一区域和位于第一区域外围的第二区域，将堆叠结构设置在第一区域，测试接触结构设置在第二区域的顶面，测试接触结构能够与半导体芯片内的检测电路结构形成测试通路，如此，无需对半导体结构进行平坦化、翻转、制作测试过孔等处理过程即可方便地实现半导体芯片间的电性连接测试，测试过程简单，提高测试效率，降低测试成本。

另外，由于测试接触结构设置在堆叠结构的外围，不影响半导体芯片的堆叠过程，因此，在半导体芯片的堆叠过程中，每进行一个半导体芯片的堆叠，均可对该半导体芯片的电性连接进行测试，从而可在半导体结构的制作过程中随时监控每层半导体芯片堆叠的电路连接良率，进一步提高了测试效率。

本公开一示例性实施例提供了一种半导体结构，如图2所示，半导体结构包括基底100和堆叠结构200。其中，基底100包括第一区域110以及第一区域110外围的第二区域120。其中，第二区域120可以是将第一区域110全包围，也可以是将第一区域110半包围，例如，当第一区域110为矩形时，第二区域120可以位于第一区域110的一侧或者多侧。第二区域120的顶面设置有N个测试接触结构300，N为大于1的正整数。堆叠结构200设置于基底100的第一区域110上，堆叠结构200包括堆叠设置的N个半导体芯片210，N个半导体芯片210与N个测试接触结构300一一对应，半导体芯片210内设置有检测电路结构400，检测电路结构400能够与对应的测试接触结构300形成测试通路，各半导体芯片210的测试通路相互隔离。

本实施例中，将基底100划分为第一区域110和位于第一区域110外围的第二区域120，第一区域110上设置有多个半导体芯片210堆叠而成的堆叠结构200，第二区域120的顶面设置与多个半导体芯片210相同数量的多个测试接触结构300，多个测试接触结构300和多个半导体芯片210一一对应，每个半导体芯片210内都设置有检测电路结构400，且每个半导体芯片210的检测电路结构400能够与对应的测试接触结构300形成测试通路，如此，无需对半导体结构进行平坦化、翻转、制作测试过孔等处理过程即可方便地实现半导体芯片间的电性连接测试，测试过程简单，提高测试效率，降低测试成本。每个半导体芯片210的测试通路相互隔离，从而保证测试通路之间相互独立，避免测试时会互相影响。另外，由于测试接触结构设置在堆叠结构的外围，不影响半导体芯片的堆叠过程，因此，在半导体芯片的堆叠过程中，每进行一个半导体芯片的堆叠，均可对该半导体芯片的电性连接进行测试，从而可在半导体结构的制作过程中随时监控每层半导体芯片堆叠的电路连接良率，进一步提高了测试效率。

在其他的实施例中，第二区域120的顶面还可以设置备用接触结构(图中未示出)，备用接触结构能够与半导体芯片210的检测电路结构400形成备用的检测通路，以防止测试接触结构300损坏而影响测试的正常进行。

示例性地，半导体芯片210可以为逻辑芯片、存储芯片等，N个芯片的类型可以相同，也可以不同，本实施例不做限定。例如，基底100可以为逻辑芯片，N个半导体芯片210可以为存储芯片，其中，逻辑芯片要比存储芯片的尺寸大，保证逻辑芯片的第二区域120顶部能够设置多个测试接触结构300。在其他实施例中，当基底100为逻辑芯片时，为了实现逻辑芯片与存储芯片的连接，可以先将逻辑芯片设置在电路基板上，例如PCB板上，并将逻辑芯片的有源面暴露，接着在逻辑芯片的第一区域110顶部依次堆叠N个存储芯片。示例性地，基底100与N个半导体芯片210之间可以通过凸块(uBump)或者混合键合(Hybrid Bonding)的方式进行连接。

一实施例中，如图3所示，每个测试接触结构300均包括一个测试垫组，测试垫组包括第一测试垫311和第二测试垫312。第一区域110的顶面设置有与各测试垫组一一对应的连接结构组，连接结构组包括与对应测试垫组中的第一测试垫311连接的第一电连接结构131以及与对应测试垫组中的第二测试垫312连接的第二电连接结构132。每个检测电路结构400均包括第一检测穿通电极410和第二检测穿通电极420，第一检测穿通电极410和第二检测穿通电极420例如可以为TSV。第一检测穿通电极410的底端与对应连接结构组中的第一电连接结构131连接，第二检测穿通电极420的底端与对应连接结构组中的第二电连接结构132连接，第一检测穿通电极410的顶端和第二检测穿通电极420的顶端通过第一导电线条430连接。如此，如图3所示，第一测试垫311、第一电连接结构131、第一检测穿通电极410、第一导电线条430、第二检测穿通电极420、第二电连接结构132以及第二测试垫312用于形成测试通路。

本实施例中，基底100的第二区域120的顶面设置的每个测试接触结构300都包括一个测试垫组，每个测试垫组均用于对应一个半导体芯片210的测试，其中，测试垫组由第一测试垫311和第二测试垫312构成，例如，如图3所示，以堆叠结构200的对称轴L为准，对称轴L左边的可以为第一测试垫311，对称轴L右边的可以为第二测试垫312，第一电连接结构131和第一测试垫311对应，第二电连接结构132和第二测试垫312对应。在基底100的第一区域110堆叠一层半导体芯片210时，第一检测穿通电极410的底端与第一电连接结构131连接，第二检测穿通电极420的底端与第二电连接结构132连接，如此，第一检测穿通电极410通过第一电连接结构131与第一测试垫311实现电连接，第二检测穿通电极420通过第二电连接结构132与第二测试垫312实现电连接，从而每个半导体芯片210的检测电路结构400与对应的测试接触结构300通过连接结构组实现电连接。

继续参考图3，每个半导体芯片210的检测电路结构400中的第一检测穿通电极410的顶端与第二检测穿通电极420的顶端通过第一导电线条430连接，如此，第一测试垫311、第一电连接结构131、第一检测穿通电极410、第一导电线条430、第二检测穿通电极420、第二电连接结构132以及第二测试垫312可以形成测试通路，在进行测试时，可将一个探针与第一测试垫311接触，将另一个探针与第二测试垫312接触，以对测试通路进行测试，若该测试通路导通，则说明该半导体芯片210的电性连接良好，若该测试通路不导通，则说明该半导体芯片210的电性连接存在缺陷。

当然，可以理解的，一个测试接触结构300可以包括前述的两个测试垫(即第一测试垫311和第二测试垫312)，也可以是包括三个及以上的测试垫，即，每一个第一导电线条430的两端均可以连接一个测试垫，也可以连接多个测试垫，即，且两端的测试垫的数量可以相同，也可以不同，以提高测试的灵活性。

例如，第一导电线条430的一端连接一个测试垫A1，另一端连接两个测试垫B1和B2，在进行测试时，可以将测试垫A1与测试垫B1接入测试通路进行测试，也可以将测试垫A1与测试垫B2接入测试通路进行测试，还可以是分别将测试垫B1和测试垫B2接入测试通路以进行两次测试。

再例如，第一导电线条430的一端连接两个测试垫A2和A3，另一端连接两个测试垫B3和B4，在进行测试时，可以选取测试垫A2和A3中的一个测试垫以及测试垫B3和B4中的一个测试垫接入测试通路进行测试，也可以分别将不同的测试垫接入测试通路以进行多次不同的测试。

另外，不同的第一导电线条430的同侧端部连接的测试垫数量可以相同，也可以不同。

示例性地，第一层半导体芯片210中的第一导电线条430的两端均分别连接两个测试垫，第二层半导体芯片210中的第一导电线条430的两端可以是均分别连接两个测试垫，也可以是均分别连接一个测试垫，亦可以是均分别连接三个以上的测试垫。

示例性地，第一导电线条430可以为金属材料，例如可以为铜、金等。示例性地，第一测试垫311和第二测试垫312的材料可以为铜，其形状和尺寸可以根据需要设置。第一测试垫311和第二测试垫312在第二区域120的顶面上的排布方式可根据基底100的形状设置，例如可以呈两排排布，或者环形排布等，只要保证每个半导体芯片210对应的测试通路互不影响即可。

一实施例中，如图5和图6所示，各半导体芯片210的第一检测穿通电极410以及各半导体芯片210的第二检测穿通电极420的位置均一一对应，半导体芯片210内还设置有转接结构，由下至上自第2个半导体芯片210起，各半导体芯片210中的第一检测穿通电极410和第二检测穿通电极420均通过下方各半导体芯片210中的转接结构连接至对应的第一电连接结构131和第二电连接结构132。

本实施例中，半导体芯片210内除了设置有检测电路结构400，还设置有转接结构，当堆叠至两层或者两层以上半导体芯片210时，通过转接结构能够保证形成测试通路。例如，当堆叠至两层半导体芯片210时，第二层半导体芯片210内设置的检测电路结构400通过下方第一层半导体芯片210内的转接结构连接至对应的电连接结构，即第二层半导体芯片210中的第一检测穿通电极410与第二检测穿通电极420均可以通过下方第一层半导体芯片210中的转接结构连接至对应的第一电连接结构131和第二电连接结构132，第一电连接结构131和第二电连接结构132再与对应的第一测试垫311和第二测试垫312电连接，第一检测穿通电极410的顶部与第二检测穿通电极420的顶部通过第一导电线条430连接，最终形成测试通路，从而实现对第一层半导体芯片210和第二层半导体芯片210之间的电性连接测试，提高了半导体结构的良率，且结构简单，在保证测试效率的同时能够降低测试成本。另外，由于各半导体芯片210的第一检测穿通电极410以及各半导体芯片210的第二检测穿通电极420的位置均一一对应，从而方便各半导体芯片210的版图设计以及保证各半导体芯片210制备工艺的一致性，从而进一步提高生产和设计效率，降低成本。

示例性地，每个半导体芯片210的第一检测穿通电极410与第二检测穿通电极420相对于堆叠结构200的对称轴L呈对称设置，如此，能够简化结构，方便加工，当然，也可以不呈对称设置，只需要保证一一对应即可。

一实施例中，继续参考图5和图6，转接结构包括设置在第一检测穿通电极410的远离第二检测穿通电极420一侧、并沿第一方向X1间隔排布的N-1个第一转接结构510，转接结构还包括设置在第二检测穿通电极420的远离第一检测穿通电极410一侧、并沿第二方向X2间隔排布的N-1个第二转接结构，各半导体芯片210中的第一转接结构510和第二转接结构的位置均一一对应。自下至上第M个半导体芯片210中的第一检测穿通电极410，通过第M-1个半导体芯片210中沿第一方向X1的第1个第一转接结构510、…、第1个半导体芯片210中沿第一方向X1的第M-1个第一转接结构510与对应的第一电连接结构131连接；自下至上第M个半导体芯片210中的第二检测穿通电极420，通过第M-1个半导体芯片210中沿第二方向X2的第1个第二转接结构、…、第1个半导体芯片210中沿第二方向X2的第M-1个第二转接结构与对应的第二电连接结构132连接，其中，M为小于或等于N，且大于1的正整数。

本实施例中，半导体芯片210内设置有第一检测穿通电极410、第二检测穿通电极420、多个第一转接结构510和多个第二转接结构，其中，第一检测穿通电极410与第二检测穿通电极420的位置一一对应，多个第一转接结构510和多个第二转接结构的位置也一一对应，如此，能够保证转接结构与检测电路结构400有序连接，从而提高检测效率。每层半导体芯片210内的多个第一转接结构510均位于第一检测穿通电极410的远离第二检测穿通电极420的一侧，多个第二转接结构均位于第二检测穿通电极420的远离第一检测穿通电极410的一侧，例如，如图5和图6所示，不论是第一层半导体芯片210还是第二层半导体芯片210，多个第一转接结构510和多个第二转接结构均分别位于第一检测穿通电极410与第二检测穿通电极420的外侧。在第一方向X1上即图5中所示沿堆叠结构200对称轴L向左的方向上，多个第一转接结构510间隔排布，在第二方向X2上即图5中所示沿堆叠结构200对称轴L向右的方向上，多个第二转接结构间隔排布。

当堆叠结构200包括N个半导体芯片210时，第一转接结构510和第二转接结构均为N-1个，在堆叠至M层半导体芯片210时，第M层半导体芯片210内的第一检测穿通电极410和第二检测穿通电极420分别通过与下方M-1层半导体芯片210内对应的第一转接结构510和第二转接结构，分别与基底100第一区域110顶面的第一电连接结构131和第二电连接结构132电连接，其中，M-1层半导体芯片210内对应的第一转接结构510的电连接包括第M-1层半导体芯片210内的第1个第一转接结构510与第M-2层半导体芯片210内的第2个第一转接结构510电连接，第M-2层半导体芯片210内的第2个第一转接结构510再与第M-3层半导体芯片210内的第3个第一转接结构510电连接，即相邻两层半导体芯片210内的第一转接结构510电连接时，下一层要电连接的第一转接结构510的位置需要在上一层电连接的第一转接结构510位置的基础上沿第一方向X1挪动一个位置，直到与第一层半导体芯片210内的第M-1个第一转接结构510电连接，至此，M层半导体芯片210内的第一检测穿通电极410和第一转接结构510完成电连接，然后将第一转接结构510与基底100第二区域120顶面对应的第一测试垫311进行电连接。

相应地，M层半导体芯片210内的多个第二转接结构进行电连接时，下一层要电连接的第二转接结构的位置需要在上一层电连接的第二转接结构位置的基础上沿第二方向X2挪动一个位置，直到与第一层半导体芯片210内的第M-1个第二转接结构电连接，至此，M层半导体芯片210内的第二检测穿通电极420和第二转接结构完成电连接，然后将第二转接结构与基底100第二区域120顶面对应的第二测试垫312进行电连接。如此，第一测试垫311、第一电连接结构131、第一检测穿通电极410、第一导电线条430、第二检测穿通电极420、第二电连接结构132以及第二测试垫312能够形成测试通路，从而实现对第M层半导体芯片210和第M-1层半导体芯片210之间进行电性连接测试，提高了半导体结构的良率，且结构简单，在保证测试效率的同时能够降低测试成本。

示例性地，如图4所示，当堆叠至三层半导体芯片210时，基底100第二区域120的顶面与第三层半导体芯片210对应的第一测试垫311、第一层半导体芯片210的第二个第一转接结构510、第二层半导体芯片210的第一个第一转接结构510、第三层半导体芯片210的第一检测穿通电极410、第一导电线条430、第三层半导体芯片210的第二检测穿通电极420、第二层半导体芯片210的第一个第二转接结构、第一层半导体芯片210的第二个第二转接结构和基底100第二区域120的顶面与第三层半导体芯片210对应的第二测试垫312形成测试通路。

一实施例中，如图4至图6所示，第一转接结构510包括层叠设置的第一转接穿通电极511、第二导电线条512和第三导电线条514，各第一转接结构510的第二导电线条512相互间隔设置，各第一转接结构510的第三导电线条514相互间隔设置。第二导电线条512与第一转接穿通电极511的顶面接触，第三导电线条514的底面通过第二转接穿通电极513与第二导电线条512连接，第三导电线条514的顶面用于与上方半导体芯片的第一检测穿通电极410或者第一转接穿通电极511连接，第二转接结构与第一转接结构510相对于对应的检测电路结构400对称布置。

本实施例中，每个半导体芯片210内设置的第一转接结构510包括自下而上层叠设置的第一转接穿通电极511、第二导电线条512、第二转接穿通电极513和第三导电线条514，其中，第一转接穿通电极511的顶面与第二导电线条512的底面接触，第二导电线条512的顶面与第二转接穿通电极513的底面接触，第二转接穿通电极513的顶面与第三导电线条514接触，自此，第一转接穿通电极511、第二导电线条512、第二转接穿通电极513和第三导电线条514之间完成电连接，第二转接结构与第一转接结构510相对于检测电路结构400对称设置。当堆叠至两层半导体芯片210时，第一层半导体芯片210内的第三导电线条514的顶面与上方第二层半导体芯片210内的第一检测穿通电极410连接；当堆叠至两层以上的半导体芯片210例如堆叠至三层半导体芯片210时，第一层半导体芯片210内的第三导电线条514的顶面与第二层半导体芯片210内的第一转接穿通电极511连接，第二层半导体芯片210内的第三导电线条514的顶面与第三层半导体内的第一检测穿通电极410连接，如此，能够形成测试通路，实现对相邻两层半导体芯片210之间的电性连接测试。且第二导电线条512相互间隔设置，第三导电线条514相互间隔设置，从而方便各半导体芯片210的版图设计以及保证各半导体芯片210制备工艺的一致性，从而进一步提高生产和设计效率，降低成本。

示例性地，第一转接穿通电极511和第二转接穿通电极513可以是TSV。

示例性地，第二导电线条512与第三导电线条514可以为金属材料，例如可以为铜、金等。

示例性地，各第一转接结构510中的第二导电线条512和第三导电线条514也可以呈不规则排布方式设置，只要保证第一转接结构510的各组成部分形成电连接即可。各第一转接结构510中的第一转接穿通电极511和第二转接穿通电极513的尺寸可以根据需要设置。

一实施例中，如图6所示，沿第一方向X1，第1个第一转接结构510中的第三导电线条514延伸至上方半导体芯片的第一检测穿通电极410的下方，第k个第一转接结构510中的第三导电线条514延伸至上方半导体芯片中第k-1个第一转接结构510中的第一转接穿通电极511的下方，k为小于或等于N-1，且大于1的正整数。

本实施例中，当堆叠结构200包括N个半导体芯片210时，每个半导体芯片210内设置有k个第一转接结构510，沿第一方向X1，第一转接结构510依次为第1个第一转接结构510、第2个第一转接结构510，……，第k个第一转接结构510。当堆叠至N个半导体芯片210时，第N-1个半导体芯片210内的第1个第一转接结构510中的第三导电线条514延伸至第N个半导体芯片210内的第一检测穿通电极410的下方并与其进行电连接，第N-2个半导体芯片210内的第2个第一转接结构510中的第三导电线条514延伸至第N-1个半导体芯片210内的第1个第一转接结构510中的第一转接穿通电极511，……，第1个半导体芯片210内的第k个第一转接结构510中的第三导电线条514延伸至第2个半导体芯片210内的第k-1个第一转接结构510中的第一转接穿通电极511，如此，检测电路结构400与转接结构实现电连接，从而实现了对第N个半导体芯片210和第N-1个半导体芯片210之间进行电性连接测试，提高了半导体结构的良率，且结构简单，在保证测试效率的同时能够降低测试成本。

一实施例中，如图7所示，同一半导体芯片210中相邻第一转接结构510的第一转接穿通电极511的轴线之间的距离为第一距离a，在一个第一转接结构510中，第一转接穿通电极511的轴线与第二转接穿通电极513的轴线之间的距离为第二距离b，第二转接穿通电极513的轴线与上方的半导体芯片210中与其相连的第一转接穿通电极511的轴线之间的距离为第三距离c，其中，第一距离a、第二距离b和第三距离c满足：a＝b+c。

本实施例中，第一转接结构510中的第一转接穿通电极511和第二转接穿通电极513提供了半导体芯片210内部垂直方向上的电连接，第二导电线条512和第三导电线条514则提供了半导体芯片210内部水平方向上的电连接，通过垂直方向和水平方向上各结构的排布，使得第一转接结构510内部实现电连接。各第一转接结构510呈间隔排布设置，相邻第一转接结构510之间的第一转接穿通电极511的轴线之间的距离为a，同一个第一转接结构510中，第一转接穿通电极511的顶面与第二导电线条512的底部相接触的点为第一连接点，第二导电线条512的顶面与第二转接穿通电极513的底面相接触的点为第二连接点，第三导电线条514的顶面与上方半导体芯片210中第一转接穿通电极511的底面相接触的点为第三连接点，其中，第一连接点与第二连接点之间的水平距离为b，第三连接点与第二连接点之间的水平距离为c，且满足a＝b+c。如此，实现了第一转接结构510内部电连接，从而实现对不同层间进行电性连接测试，同时，还能够充分利用半导体芯片210内部的空间，设置出较短的布线线路，节省了第二导电线条512和第三导电线条514的用料，最终降低测试成本和生产成本。

当然，在其他的实施例中，第一转接结构510内部的布线方式可根据需要设置，例如，第一转接结构510中，自上而下地，第一转接穿通电极511的顶面与第二导电线条512的底面接触，第二导电线条512向右延伸至第二转接穿通电极513与其底面接触，第三导电线条514的底面与第二转接穿通电极513的顶面接触，第三导电线条514向左延伸至上方半导体芯片210中的第一转接穿通电极511并与其接触。

一实施例中，第二导电线条512与第一导电线条430同层设置。如此，可以简化结构，便于加工。

当然，在其他的实施例中，第一导电线条430可以设置在半导体芯片210中的任意水平位置，只要保证与第一检测穿通电极410和第二检测穿通电极420形成电连接即可。例如，第一导电线条430可以与第三导电线条514同层设置。

一实施例中，如图5和图6所示，各第一电连接结构131与最下方的半导体芯片210中的第一检测穿通电极410以及各第一转接穿通电极511位置一一对应。相应地，各第二电连接结构132与各第一电连接结构131相对于检测电路结构400对称设置。如此，便于第一电连接结构131与第一检测穿通电极410或者第一电连接结构131与第一转接穿通电极511之间进行电连接，提高测试效率。

一实施例中，请参考图3、图5和图6，第一电连接结构131包括层叠设置的第四导电线条1311和导电块1312，导电块1312位于对应的第一检测穿通电极410或者第一转接穿通电极511的下方，第四导电线条1311的一端与导电块1312连接，另一端与第一测试垫311连接。如此，实现了第一电连接结构131与第一测试垫311的连接，同时第四导电线条1311的设置可以使得第一测试垫311的排布更加灵活。

示例性地，第四导电线条1311可以第一导电线条430可以为金属材料，例如可以为铜、金等。

另一实施例中，第一电连接结构131也可以包括层叠设置的第五导电线条(图中未示出)，第五导电线条的一端连接第一检测穿通电极410或者第一转接穿通电极511的下方，另一端与第一测试垫311连接。

示例性地，第五导电线条可以与第四导电线条1311相同或者不同。

一实施例中，请继续参考图3、图5和图6，导电块1312与第一测试垫311同层设置。如此，可以充分利用基底100顶面的区域，且同层设置能够简化结构，便于加工，提高测试效率。

当然，在其他的实施例中，导电块1312也可以设置在最下方半导体芯片210的第一转接穿通电极511或者第一检测穿通电极410的下方。

一实施例中，间隔排布的第一转接结构510所在的第一方向X1和间隔排布的第二转接结构所在的第二方向X2共线。如此，能够充分利用半导体芯片210的整体结构合理设置用于测试电性连接的结构，从而简化结构，便于加工，提高了测试效率。

当然，第一方向X1和第二方向X2也可以呈夹角。例如，将第一检测穿通电极410和第一转接结构510设置在半导体芯片210的正面，将第二检测穿通电极420和第二转接结构设置在半导体芯片210的侧面。

一实施例中，参考图8，各第一测试垫311和各第二测试垫312沿第三方向间隔排布，第三方向与第一方向X1平行。如此，便于第一电连接结构131与第一测试垫311连接，第二电连接结构132与第二测试垫312连接，且能够简化结构，便于加工，从而提高测试效率。

本公开一示例性实施例提供了一种半导体结构的制作方法，该半导体结构的制作方法包括：

S100：提供基底，基底包括第一区域以及第一区域外围的第二区域，第二区域的顶面设置有N个测试接触结构，N为大于1的正整数；

S200：于基底的第一区域依次堆叠设置与N个测试接触结构分别一一对应的N个半导体芯片，半导体芯片内设置有检测电路结构，检测电路结构能够与对应的测试接触结构形成测试通路，各半导体芯片的测试通路相互隔离。

本实施例中，将基底100划分为第一区域110和位于第一区域110外围的第二区域120，将堆叠结构200设置在第一区域110，测试接触结构300设置在第二区域120的顶面，测试接触结构300能够与半导体芯片210内的检测电路结构400形成测试通路，如此，无需对半导体结构进行平坦化、翻转、制作测试过孔等处理过程即可方便地实现半导体芯片210间的电性连接测试，测试过程简单，提高测试效率，降低测试成本。

另外，由于测试接触结构300设置在堆叠结构200的外围，不影响半导体芯片210的堆叠过程，因此，在半导体芯片210的堆叠过程中，每进行一个半导体芯片210的堆叠，均可对该半导体芯片210的电性连接进行测试，从而可在半导体结构的制作过程中随时监控每层半导体芯片210堆叠的电路连接良率，进一步提高了测试效率。

本公开一示例性实施例还提供了一种半导体结构的制作方法，参考图9，包括：

S300：每设置一个半导体芯片，均通过与所述半导体芯片对应的测试接触结构对半导体芯片进行测试。

本实施例中，参考图3、图5和图6，当第一层半导体芯片210堆叠完成后进行测试时，可将一个探针与第一测试垫311接触，将另一个探针与第二测试垫312接触，以对测试通路进行测试，若该测试通路导通，则说明该半导体芯片210的电性连接良好，若该测试通路不导通，则说明该半导体芯片210的电性连接存在缺陷。当第二层半导体芯片210堆叠完成后进行测试时，可将一个探针沿第一方向X1移动一个位置并与第二层半导体芯片210对应的第一测试垫311接触，将另一个探针沿第二方向X2移动一个位置并与第二层半导体芯片210对应的第二测试垫312接触，以对测试通路进行测试。当第三层半导体芯片210堆叠完成后进行测试时，可将一个探针再沿第一方向X1移动一个位置并与第三层半导体芯片210对应的第一测试垫311接触，将另一个探针再沿第二方向X2移动一个位置并与第三层半导体芯片210对应的第二测试垫312接触，以对测试通路进行测试。如此，每层堆叠完成后，即可对半导体芯片210进行电性连接测试，有助于实时监控堆叠工艺的健康度，避免因前层堆叠失效而浪费后续的半导体芯片210以及工艺成本。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。

在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。

在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。

最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (15)

1.一种半导体结构，其特征在于，所述半导体结构包括：

基底，所述基底包括第一区域以及所述第一区域外围的第二区域，所述第二区域的顶面设置有N个测试接触结构，N为大于1的正整数；

堆叠结构，设置于所述基底的第一区域上，所述堆叠结构包括堆叠设置的N个半导体芯片，所述N个半导体芯片与所述N个测试接触结构一一对应，所述半导体芯片内设置有检测电路结构，所述检测电路结构能够与对应的所述测试接触结构形成测试通路，各所述半导体芯片的测试通路相互隔离。

2.根据权利要求1所述的半导体结构，其特征在于，每个所述测试接触结构均包括一个测试垫组，所述测试垫组包括第一测试垫和第二测试垫；

所述第一区域的顶面设置有与各所述测试垫组一一对应的连接结构组，所述连接结构组包括与对应测试垫组中的第一测试垫连接的第一电连接结构以及与对应测试垫组中的第二测试垫连接的第二电连接结构；

每个所述检测电路结构均包括第一检测穿通电极和第二检测穿通电极，所述第一检测穿通电极的底端与对应连接结构组中的第一电连接结构连接，所述第二检测穿通电极的底端与对应连接结构组中的第二电连接结构连接，所述第一检测穿通电极的顶端和所述第二检测穿通电极的顶端通过第一导电线条连接；

所述第一测试垫、所述第一电连接结构、所述第一检测穿通电极、所述第一导电线条、所述第二检测穿通电极、所述第二电连接结构以及所述第二测试垫用于形成所述测试通路。

3.根据权利要求2所述的半导体结构，其特征在于，各所述半导体芯片的所述第一检测穿通电极以及各所述半导体芯片的所述第二检测穿通电极的位置均一一对应；

所述半导体芯片内还设置有转接结构，由下至上自第2个所述半导体芯片起，各所述半导体芯片中的所述第一检测穿通电极和所述第二检测穿通电极均通过下方各所述半导体芯片中的转接结构连接至对应的所述第一电连接结构和所述第二电连接结构。

4.根据权利要求3所述的半导体结构，其特征在于，所述转接结构包括设置在所述第一检测穿通电极的远离所述第二检测穿通电极一侧、并沿第一方向间隔排布的N-1个第一转接结构；

所述转接结构还包括设置在所述第二检测穿通电极的远离所述第一检测穿通电极一侧、并沿第二方向间隔排布的N-1个第二转接结构；

各所述半导体芯片中的所述第一转接结构和所述第二转接结构的位置均一一对应；

自下至上第M个所述半导体芯片中的所述第一检测穿通电极，通过第M-1个所述半导体芯片中沿所述第一方向的第1个所述第一转接结构、…、第1个所述半导体芯片中沿所述第一方向的第M-1个所述第一转接结构与对应的所述第一电连接结构连接；

自下至上第M个所述半导体芯片中的所述第二检测穿通电极，通过第M-1个所述半导体芯片中沿所述第二方向的第1个所述第二转接结构、…、第1个所述半导体芯片中沿所述第二方向的第M-1个所述第二转接结构与对应的所述第二电连接结构连接；

其中，M为小于或等于N，且大于1的正整数。

5.根据权利要求4所述的半导体结构，其特征在于，所述第一转接结构包括层叠设置的第一转接穿通电极、第二导电线条和第三导电线条，各所述第一转接结构的所述第二导电线条相互间隔设置，各所述第一转接结构的所述第三导电线条相互间隔设置；

所述第二导电线条与所述第一转接穿通电极的顶面接触，所述第三导电线条的底面通过第二转接穿通电极与所述第二导电线条连接，所述第三导电线条的顶面用于与上方半导体芯片的第一检测穿通电极或者第一转接穿通电极连接；

所述第二转接结构与所述第一转接结构相对于对应的所述检测电路结构对称布置。

6.根据权利要求5所述的半导体结构，其特征在于，沿所述第一方向，第1个所述第一转接结构中的所述第三导电线条延伸至上方半导体芯片的第一检测穿通电极的下方，第k个所述第一转接结构中的所述第三导电线条延伸至上方半导体芯片中第k-1个所述第一转接结构中的所述第一转接穿通电极的下方，k为小于或等于N-1，且大于1的正整数。

7.根据权利要求5所述的半导体结构，其特征在于，同一所述半导体芯片中相邻所述第一转接结构的所述第一转接穿通电极的轴线之间的距离为第一距离a；

在一个所述第一转接结构中，所述第一转接穿通电极的轴线与所述第二转接穿通电极的轴线之间的距离为第二距离b；

所述第二转接穿通电极的轴线与上方的半导体芯片中与其相连的所述第一转接穿通电极的轴线之间的距离为第三距离c；

其中，第一距离a、第二距离b和第三距离c满足：a＝b+c。

8.根据权利要求5所述的半导体结构，其特征在于，所述第二导电线条与所述第一导电线条同层设置。

9.根据权利要求5所述的半导体结构，其特征在于，各所述第一电连接结构与最下方的所述半导体芯片中的所述第一检测穿通电极以及各所述第一转接穿通电极位置一一对应。

10.根据权利要求9所述的半导体结构，其特征在于，所述第一电连接结构包括层叠设置的第四导电线条和导电块，所述导电块位于对应的所述第一检测穿通电极或者所述第一转接穿通电极的下方，所述第四导电线条的一端与所述导电块连接，另一端与所述第一测试垫连接。

11.根据权利要求10所述的半导体结构，其特征在于，所述导电块与所述第一测试垫同层设置。

12.根据权利要求4所述的半导体结构，其特征在于，所述第一方向和所述第二方向共线。

13.根据权利要求12所述的半导体结构，其特征在于，各所述第一测试垫和各所述第二测试垫沿第三方向间隔排布，所述第三方向与所述第一方向平行。

14.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：

提供基底，所述基底包括第一区域以及所述第一区域外围的第二区域，所述第二区域的顶面设置有N个测试接触结构，N为大于1的正整数；

于所述基底的第一区域依次堆叠设置与所述N个测试接触结构分别一一对应的N个半导体芯片，所述半导体芯片内设置有检测电路结构，所述检测电路结构能够与对应的所述测试接触结构形成测试通路，各所述半导体芯片的测试通路相互隔离。

15.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法还包括：

每设置一个所述半导体芯片，均通过与所述半导体芯片对应的测试接触结构对所述半导体芯片进行测试。