CN112786530A - 封装焊料tsv插入互连 - Google Patents

封装焊料tsv插入互连 Download PDF

Info

Publication number
CN112786530A
CN112786530A CN202011188097.5A CN202011188097A CN112786530A CN 112786530 A CN112786530 A CN 112786530A CN 202011188097 A CN202011188097 A CN 202011188097A CN 112786530 A CN112786530 A CN 112786530A
Authority
CN
China
Prior art keywords
substrate
semiconductor device
solder balls
encapsulant
contacts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011188097.5A
Other languages
English (en)
Inventor
K·K·柯比
O·R·费伊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN112786530A publication Critical patent/CN112786530A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/463—Mechanical treatment, e.g. grinding, ultrasonic treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H01L2021/60097—Applying energy, e.g. for the soldering or alloying process
    • H01L2021/60135—Applying energy, e.g. for the soldering or alloying process using convection, e.g. reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请的实施例涉及一种封装焊料TSV插入互连。一种将第一半导体装置耦合到第二半导体装置的方法可以包含用封装剂材料将焊球封装在所述第一半导体装置的第一衬底的第一表面上。在一些实施例中，所述方法包含去除所述封装剂材料的一部分和所述焊球的一部分以形成配合表面。所述方法可以包含回流所述焊球。在一些实施例中，所述方法包含将所述第二半导体装置的暴露的导电柱插入到所述经回流的焊球中。

Description

封装焊料TSV插入互连
技术领域
本文描述的实施例涉及半导体装置、半导体装置组合件以及提供此类半导体装置和半导体装置组合件的方法。
背景技术
半导体装置组合件包含但不限于存储器芯片、微处理器芯片、成像芯片等，通常包含具有安装在衬底上的管芯的半导体装置。半导体装置可以包含各种功能部件，例如存储器单元、处理器电路和成像装置，以及电连接到这些功能部件的接合焊盘。半导体装置组合件可以包含堆叠在一起并且通过封装内的相邻装置之间的各个互连件彼此电连接的多个半导体装置。
可以采用各种方法和/或技术对半导体装置组合件中相邻的半导体装置和/或衬底进行电互连。例如，可以通过回流锡银(SnAg)(也称为焊料)来形成各个互连件，以将柱连接到焊盘。通常，柱可以从半导体装置的底表面向下延伸到形成在另一半导体装置或衬底的顶表面的焊盘。焊球的栅格阵列可用于将半导体装置组合件连接到电路板或其它外部装置。
发明内容
根据本公开的实施例，提供了一种将第一半导体装置耦合到第二半导体装置的方法，其包括：用封装剂材料将焊球封装在第一半导体装置的第一衬底的第一表面上；去除封装剂材料的一部分和焊球的一部分以形成配合表面；回流焊球；以及将第二半导体装置的暴露导电柱插入到经回流的焊球中。
根据本公开的实施例，提供了一种制造半导体装置组合件的方法，其包括：用第一封装剂将焊球封装在第一衬底的第一组触点上；去除第一封装剂的一部分以暴露第一组触点上的焊球的一部分；在去除第一封装剂的部分之后，回流第一组触点上的焊球；以及将从第二衬底延伸的第一组暴露的导电柱插入到第一组触点上的经回流的焊球中。
根据本公开的实施例，提供了一种制造半导体组合件的方法，其包括：提供第一衬底，所述第一衬底具有封装在第一衬底的第一侧上的第一封装剂中的第一组焊球；去除第一封装剂的一部分以部分地暴露第一组焊球；将暴露的第一组焊球的温度升高到回流温度；以及将第一组暴露的导电柱插入到经回流的第一组焊球中。
附图说明
图1是半导体装置组合件的实施例的截面示意图。
图2是半导体装置组合件的实施例的截面示意图。
图3是半导体装置组合件的实施例的截面示意图。
图4是半导体装置组合件的实施例的截面示意图。
图5是半导体装置的实施例的部分截面示意图。
图6是半导体装置的实施例的仰视示意图。
图7A是半导体装置的实施例的截面示意图。
图7B是半导体装置的实施例的截面示意图。
图7C是半导体装置的实施例的截面示意图。
图7D是半导体装置的实施例的截面示意图。
图7E是半导体装置的实施例的截面示意图。
图8是半导体装置的实施例的截面示意图。
图9是制造半导体装置组合件的方法的一个实施例的流程图。
图10A是具有不同密度的连接器阵列的半导体装置的图示。
图10B-10C是连接到管芯堆叠的密度转换连接器的示意性截面图。
图11A-11F示出了制造半导体装置组合件的方法的各个方面，其中暴露的TSV连接到嵌入在封装剂中的焊球。
图12A-12F是使用图11A-11F中所示的方法的一或多个方面制造的半导体装置组合件的实施例的示意性横截面图。
图13是示出系统的示意图，该系统包含根据本技术的实施例配置的半导体装置组合件。
下面参照通过附图中的实例示出的具体实施例对本技术进行描述，但是本技术具有各种修改和替换形式。因此，以下公开内容并不旨在限于所公开的特定实例。相反，其目的是涵盖所附权利要求所界定的公开范围内的所有修改、等同物和替代。
具体实施方式
本文描述了许多具体细节，以提供对本公开的实施例的全面且可行的描述。本领域普通技术人员将认识到，可以在没有一或多个具体细节的情况下实施本公开。通常与半导体装置相关联的众所周知的结构和/或操作可能未示出和/或可能未详细描述以避免混淆本公开的其它方面。通常，除本文所公开的那些特定实施例之外，各种其它装置、系统和/或方法可在本公开的范围内。
术语“半导体装置组合件”可以指一或多个半导体装置、半导体装置封装和/或衬底的组合件，其可以包含中介层、支撑件和/或其它合适的衬底。半导体装置组合件可以被制造为但不限于离散封装形式、带状或矩阵形式，和/或晶片面板形式。术语“半导体装置”通常是指包含半导体材料的固态装置。半导体装置可以包含，例如半导体衬底、晶片、面板或来自晶片或衬底的单个管芯。半导体装置在本文中可以指半导体管芯，但是半导体装置不限于半导体管芯。
术语“半导体装置封装”可以指将一或多个半导体装置结合到公共封装中的布置。半导体封装可包含部分或完全封装至少一个半导体装置的壳体或外壳。半导体封装还可以包含承载一或多个半导体装置的衬底。衬底可以附接或以其它方式结合在壳体或外壳内。
如本文所使用，术语“垂直”、“横向”、“上”和“下”可指图中所示的半导体装置和/或半导体装置组合件中的部件的相对方向或位置。例如，“上”或“最上”可以指比另一部件更接近页面顶部的部件。然而，这些术语应该被解释为包含具有其它取向的半导体装置和/或半导体装置组合件，例如倒置或倾斜取向，其中顶部/底部、之上/之下、之上/之下、上/下和左/右可以根据取向互换。
使用常规的焊球栅格阵列，一些半导体装置可以不以堆叠布置连接，或者一些半导体装置组合件可以不连接到支撑衬底。例如，使用焊球的栅格阵列难以将具有不同密度的连接器的装置连接在一起。在用标准(例如，JEDEC标准)接触布置连接具有高密度暴露的通孔柱的半导体装置的组合件中，该困难会被放大。另外，期望在半导体装置组合件连接到外部装置时对其进行测试。
本公开的各种实施例涉及半导体装置、半导体装置组合件以及制造和/或操作半导体装置和/或半导体装置组合件的方法，其提供用于更多堆叠管芯布置的连接且在连接到外部装置时能够进行测试。更具体地，本技术的实施例涉及用于将具有暴露的柱(例如，暴露的TSV)的第一半导体装置电连接到具有衬底、管芯和/或其它组件的第二半导体装置的方法和系统。在这方面，本技术的几个实施例涉及制造半导体装置组合件的方法。这些方法可以包含，例如用封装剂材料将焊球封装在第一半导体装置的第一衬底的第一表面上。在一些实施例中，该方法包含去除封装剂材料的一部分和焊球的一部分以形成配合表面。该方法可以包含回流焊球和将第二半导体装置的暴露导电柱插入到经回流的焊球中。该制造方法的几个实施例包含用第一封装剂将焊球封装在第一衬底的第一组触点上，并去除第一封装剂的一部分以暴露第一组触点上的焊球的一部分。这些方法可包含在去除第一封装剂的部分之后回流第一组触点上的焊球，并将从第二衬底延伸的第一组暴露导电柱插入到第一组触点上的经回流的焊球中。该制造方法的又一实施例可以包含提供第一衬底，该第一衬底具有封装在第一衬底的第一侧上的第一封装剂中的第一组焊球。这些方法可以包含去除第一封装剂的一部分以部分地暴露第一组焊球。在一些实施例中，这些方法包含将暴露的第一组焊球的温度升高到回流温度，并将第一组暴露的导电柱插入到回流的第一组焊球中。
图1示出了半导体装置组合件100A(“组合件100A”)的实施例，其包括第一衬底110A和在第一衬底110A上的第二衬底120A。第一衬底110A包含第一表面111(例如，顶表面)和与第一表面111相对的第二表面112(例如，底表面)。第一衬底110A包含位于第一表面111的至少一个焊盘113和位于第二表面112的至少一个焊盘116。组合件100A 可以具有柱115，每个柱具有在第一衬底110A内的嵌入部分115A和从第一衬底110A 的第二表面112突出的暴露部分115B。如本文所述，可以通过在第一衬底110A中的硅通孔(TSV)中填充导电材料来形成柱115。如本文中所使用，术语“柱”可指TSV、晶片通孔、通孔或其它导电互连件，其为柱状并且延伸至晶片、管芯、衬底或其它半导体结构中并从其突出。如图1所示，柱115可以与第一衬底110A的侧面129相邻。组合件 100A还可以在第一衬底110A内具有互连件114，并在第二表面112上具有焊盘116。互连件114可以将柱115与一或多个焊盘113进行电偶合和/或将焊盘116与相应的焊盘 113进行电耦合。
第二衬底120A可以包含第一表面131(例如，顶表面)、与第一表面131相对的第二表面133(例如，底表面)，以及从第二衬底120A的第二表面133突出(例如，朝向第一衬底110A)的一或多个柱125。组合件100A还具有互连件140，该互连件包括第二衬底 120A的柱125和位于第一衬底110A的第一表面111的焊盘113。互连件140将第一衬底110A与第二衬底120A进行电连接。第二衬底120A可以包含多个柱125，第一衬底 110A可以包含多个焊盘133，从而组合件100A可以包含多个互连件140。
组合件100A可以进一步包含附加衬底，例如第二衬底120A上的第三衬底120B、第三衬底120B上的第四衬底120C、第四衬底120C上的第五衬底120D等。第二-第五衬底120A-120D可以通过通孔135和互连件130进行电耦合。通孔135可以是延伸穿过衬底120A-120D的硅通孔，互连件130可以是相邻衬底120A-120D之间的导电部件。为了清楚起见，示意性地示出了衬底110A、120A、120B、120C、120D之间的电互连，并且如本领域的普通技术人员从本公开中受益所理解的，可以对其进行改变。在一些实施例中，组合件100A可以包含多于或少于五个衬底(例如，至少三个、至少七个和/或至少十个衬底)。半导体装置组合件100A可以仅包含第一衬底110A和第二衬底120A。
互连件130、140将每个衬底110A、120A、120B、120C、120D电连接在一起。位于第一衬底110A的第二表面112的焊盘116可以是被配置成允许测试半导体装置组合件100A的测试焊盘。例如，探针可以接触焊盘116之一，以测试半导体装置组合件100A 的衬底110A、120A、120B、120C、120D中的任何一个的操作功能。在一些实施例中，一或多个焊盘116(例如，测试焊盘)位于第一衬底110A的第一表面111和第二表面112 上。第一衬底110A可以是硅衬底或其它半导体装置，例如逻辑装置，或者它可以是印刷电路板等。第二衬底120A、第三衬底120B、第四衬底120C和第五衬底120D可以是各种半导体装置。例如，第二衬底120A、第三衬底120B、第四衬底120C和第五衬底 120D中的一或多个可以是存储装置。衬底的数量、配置、类型、尺寸和/或位置可以根据应用而变化，如本领域普通技术人员从本公开中受益所理解的。例如，半导体装置组合件100A可以包括比所示更多或更少的衬底。同样地，柱、焊盘和/或互连件的数量、尺寸、类型、位置和/或配置是为了说明的目的而示出的，并且可以根据应用而变化，如本领域普通技术人员从本公开中受益所理解的。
图2示出了半导体装置组合件100B(“组合件100B”)的实施例，其包含第一衬底110B和第二-第五衬底120A-120D。组合件100B具有焊盘116，其位于第一衬底110B 的第一表面111，而非如图1所示的第一衬底110A的第二表面112。而且，第五衬底120 可以不包含通孔135。在其它方面，组合件100B与组合件100A相同，并且相同的附图标记表示相同的组件，使得关于图1的组合件100A的描述适用于图2所示的组合件 100B。
图3示出了半导体装置组合件100C(“组合件100C”)的实施例，其包含第一衬底110C和第二-第五衬底120A-120D。组合件100C具有焊盘116，其位于第一衬底110C 的第一表面111，而不是如图1所示的第一衬底110A的第二表面112。而且，焊盘116 位于衬底120A-120D的堆叠的任一侧，而不是仅位于衬底120A-120D的堆叠的一侧。而且，第五衬底120可以包含或不包含通孔135。在其它方面，组合件100C与组合件 100A相同，并且相同的附图标记表示相同的组件，使得关于图1的组合件100A的描述适用于图3所示的组合件100C。
图4示出了半导体装置组合件100D(“组合件100D”)的实施例，其包含第一衬底110D和第二-第五衬底120A-120D。组合件100D的柱115可以包含外层或涂层118(下面更详细地描述)。外层118可以是保护层，其降低了由探针或用于测试半导体装置组合件100D的其它机构(例如，通过探针和柱115之间的接触进行测试)对柱115(例如，对柱的暴露部分115B，其可以包括铜和/或其它软材料)造成损坏的风险。外层或涂层118 可以包含允许探测支柱115的各种材料，其可以通过随后的处理去除。例如，外层118 可以包含但不限于钽。而且，第五衬底120可以不包含通孔135。在其它方面，组合件 100D与组合件100A相同，并且相同的附图标记表示相同的组件，使得关于图1的组合件100A的描述适用于图4所示的组合件100D。
图5是衬底110的实施例的部分截面示意图。在衬底110中，衬底110包含多个通孔或TSV 109(图5中仅示出一个)。可以使用多种方法来形成TSV 109。例如，TSV 109 包含氧化层119、在氧化层119上的钽层118和在钽层118内的内部导电材料117。内部导电材料117可以包含钽层118上的第一导电部分117B和第一导电部分117B内的第二导电部分117A。例如，第一导电部分117B可以通过物理气相沉积来沉积，而第二导电部分117A可以通过电化学沉积来沉积。第一和第二导电部分117A、117B可以包括铜、钨、多晶硅等。TSV还可以使用本技术领域已知的其它方法形成。
可去除(例如，研磨、蚀刻、使用化学机械平坦化移除，和/或烧蚀)衬底110的一部分以暴露TSV 109的一部分，从而导致柱115的暴露部分115B。TSV 109的一部分，也称为嵌入部分115A，保留在衬底110内。如果衬底110包含测试焊盘116(如图1-3所示)，则可以去除氧化层119和钽层118以提供暴露的导电柱115B。在一些实施例中，如果衬底110不包含任何测试焊盘116，则仅需要去除氧化层119，而留下柱115或TSV 109 的暴露部分115B，以被钽层118涂覆。在减小或消除损坏柱115的导电层117A、117B 的可能性的同时，钽层118可以探测柱115的暴露部分115b以测试衬底110。在已经测试衬底110之后，可以去除钽层118以潜在地留下未标记的暴露柱115B，其可以由铜组成。
图6是半导体装置110的实施例的仰视示意图。半导体装置110的底表面112包含以高密度矩形阵列排列的多个柱115。如图6所示，柱115的矩形阵列邻近半导体装置 110的底表面112的侧141。为了清楚起见，该阵列被示出为四(4)乘十五(15)阵列的柱 115。阵列的尺寸、阵列的形状和/或柱115的数量可以根据应用而变化。例如，一个实施例可以包含邻近于半导体装置110的一侧的八(8)乘一百二十三(123)个柱的阵列。阵列面积可以是十三(13)mm乘六(6)mm，每个柱的焊盘尺寸可以是五十四(54)微米，并且焊盘间距可以是六十(60)微米。
图7A-7E示出形成半导体装置210的实施例的方面。可在可为硅衬底的衬底211的表面上沉积第一层212A(见图7A)，且可在第一层212A中形成多个焊盘216(例如，测试焊盘)。焊盘216的数量、尺寸、位置和/或配置可能是不同的。为了清楚起见，第一层212A在图7A中示为单层。然而，可以由沉积在硅衬底211的表面上的多个层组成第一层212A。
图7B示出了已经添加到半导体装置210的至少一个第二层212B。第二层212B可以添加到第一层212A上。第二层212B可以包含互连件214等，其将提供各种元件之间的电连接，例如半导体装置210的柱215和焊盘216。为了清楚起见，第二层212B在图7B中示为单层，但也可以包括多层。例如，至少第二层212B可以包括沉积在硅衬底 211的表面上和/或第一层212A上的多个层。多个TSV或通孔可以在层212A、212B中形成并可延伸到硅衬底211的一部分。TSV填充有导电材料，例如铜等，以形成柱215。如本文所讨论的，可以在沉积导电材料之前将各种涂层施加到TSV上。
图7C示出了添加到半导体装置210的至少一个第三层212C。第三层212C可以包含至少一个焊盘213，用于将半导体装置210电连接到相邻的半导体装置。为了清楚起见，第三层212C在图7C中示为单层。然而，第三层212C可以包含在硅衬底211的一或多个第一层212A、第二层(一或多个)212B和表面上沉积的多层。如上所述，至少一个焊盘213可以形成在层212C中。互连件214可以将焊盘213与柱215和测试焊盘216 中的一者或两者进行电连接。
图7D示出了半导体装置或衬底210A的实施例，其中硅衬底211的一部分被去除以暴露多个柱215的一部分，而硅衬底211的一部分留在半导体装置210A的底部。可以使用各种工艺来去除硅衬底211的部分。硅衬底211阻止焊盘216的探测。相反，可以通过探测一或多个柱215来测试半导体装置210A。如本文所讨论的，柱215可以包含外部涂层218，其能够在降低对柱215的内部导电部分进行标记和/或损坏的风险的同时对柱215进行探测。涂层218可以是各种各样的，例如钽。如本文所讨论的，在对半导体装置210A进行所需测试后，可以从柱215的外部去除涂层218。
图7E示出了为了暴露测试焊盘216而从半导体装置210B的底部去除硅衬底211的剩余部分之后的半导体装置或衬底210B的实施例。可以使用各种工艺来去除硅衬底211 的部分。可以通过探测一或多个焊盘216来测试半导体装置210B。同样，可以探测焊盘216以测试可以经由半导体装置210B的顶表面的焊盘213电连接到半导体装置210B 的其它半导体装置。
图8示出半导体装置或衬底310的实施例。半导体装置310包含位于顶表面的焊盘313和位于底表面的焊盘316。柱315的一部分保留嵌入在半导体装置310内的情况下，多个柱315从半导体装置310的底表面延伸。如本文所讨论的，柱315通过用铜等填充半导体装置310中的TSV而形成。柱315可以与半导体装置310的一侧相邻。半导体装置310内的互连件314可以将柱315和位于顶表面的焊盘313进行电连接。同样，半导体装置310内的互连件314可以将位于半导体装置310底表面的焊盘116与位于顶表面的焊盘113以及柱315进行电连接。柱315可以包含位于每个柱315端部的支脚319。支脚319可有助于将柱315连接到外部装置。
图9是制造半导体装置组合件的方法400的一个实施例的流程图。在步骤410，方法400可以包含提供具有第一表面和与第一表面相对的第二表面的硅衬底。在步骤420，方法400可以包含在硅衬底的第一表面上形成第一层。第一层可以包含沉积在硅衬底的表面上的多个层，如本领域普通技术人员从本公开中受益所理解的。在任选的步骤425，方法400可以包含在第一层中形成至少一个测试焊盘，该测试焊盘可以是沉积在衬底表面上的多个层。在步骤430，方法400可以包含在半导体装置上形成第二层。如本文所讨论的，第二层可以包含沉积在硅衬底上的第一层或多个第一层上的多个层。
在步骤440，方法400可以包含创建至少一个TSV，该TSV从第二层或多个第二层延伸穿过第一层或多个第一层，进入硅衬底的至少一部分。方法400可以包含形成多个 TSV，其可在阵列(例如，矩形阵列、圆形阵列、线性阵列或其它形状阵列)形成。该阵列可以与硅衬底的一侧相邻。如本文所讨论的，在步骤446，方法400可以包含在第二层或多个第二层内形成互连件。在任选的步骤445，方法400可以包含在至少一个TSV 上涂覆氧化层和涂覆钽层。在步骤450，方法400可以包含用铜等填充至少一个TSV或多个TSV。
方法400可以包含在第二层上形成至少第三层。在步骤460，第三层可以包含至少一个焊盘，其被配置成连接到半导体装置，并在至少一个填充铜的TSV和至少一个焊盘之间形成互连件。第三层可以由沉积在第二层或多个第二层上的多个层组成，如本领域普通技术人员从本公开中受益所理解的。在步骤470，方法400可以包含从硅衬底的第二或底表面去除硅，以暴露至少一个铜等填充的TSV的一部分或多个铜等填充的TSV 的一部分。在任选的步骤475，方法400可以包含去除硅以暴露至少一个测试焊盘。在任选的步骤480，方法400可以包含从至少一个铜等填充的TSV的暴露部分去除氧化层。在任选的步骤485，方法400可以包含将探针施加于至少一个铜等填充的TSV的暴露部分的钽层。在任选的步骤490，方法400可以包含去除至少一个铜等填充的TSV的暴露部分的钽层。
具有高密度暴露通路阵列(例如，柱阵列)的半导体装置组合件，例如上面参考图1-9 描述的那些，通常需要连接到具有低密度连接阵列的半导体装置组合件。当外部连接是 TSV的暴露部分时尤其如此，因为TSV阵列可以具有比许多其它类型的阵列更高的密度。例如，如图10A所示，可能需要将第一半导体装置或装置组合件500A与第二半导体装置500B连接，其中第一半导体装置或装置组合件具有高密度阵列的柱或暴露的通孔(例如TSV或其它通孔的暴露部分)515，第二半导体装置具有低密度阵列的连接件 516(例如低密度阵列的焊盘、焊料连接、柱或其它连接结构)。与连接件516之间的平均横向距离(例如，低密度间距)相比，柱515的高密度阵列与柱515之间具有较小的平均横向距离(例如，高密度间距)。平均横向距离可以在相邻柱515或连接件516的中心点之间测量。在一些实施例中，高密度柱515(例如，暴露的TSV部分)的平均横向距离小于100微米，小于90微米，小于80微米，小于70微米和/或小于60微米。在一些实施例中，当平行于穿过/在其上形成柱和连接件的相应衬底测量时，连接件516的阵列的覆盖区大于柱515的阵列的覆盖区。当柱515和连接件516的相应阵列具有相同数量的支柱/连接件时，可以存在覆盖区尺寸的相对差异。
图10B和10C示出了密度转换连接器520，用于将第一半导体装置组合件500A连接到具有低密度阵列的装置，该第一半导体装置组合件具有高密度柱515的阵列。密度转换连接器520可以包含衬底522，该衬底具有第一侧524、与第一侧524相对的第二侧526、第一阵列的焊盘528或位于第一侧524的其它触点，以及位于第二侧526的第二阵列的焊盘530。在图10B和10C所示的实施例中，与第一阵列的焊盘528相比，第二阵列的焊盘530具有更低的密度。例如，第一阵列的焊盘528的密度与半导体装置组合件500A上的柱阵列515的密度相同或相似，第二阵列的焊盘530的密度可以与第二半导体装置500B上的连接器阵列516的密度相同或相似(图10A)。各种电连接结构(例如，TSV、互连件等)可以嵌入到衬底522中以连接第一阵列的焊盘528与第二阵列的焊盘530。
第一半导体装置组合件500A可以包含具有管芯541的管芯堆叠540(例如，存储器堆叠)和安装管芯堆叠540的衬底542(例如，中介层、晶片或其它衬底)。柱515具有从衬底542的下表面朝向密度转换连接器520突出的暴露部分515B。第一半导体装置组合件500A还可以包含位于衬底542的一或多个表面上的一或多个测试焊盘544。柱515 的暴露部分515B通过一或多个焊球550或其它连接结构可操作地和/或电连接到密度转换连接器528的相应焊盘520。例如，柱515的暴露部分515B可以至少部分地嵌入焊球550中，以在柱515与焊盘528之间建立连接。柱515还具有至少部分延伸穿过衬底 542和管芯堆叠540中的一或多个的嵌入部分515A。柱515是通孔，例如TSV，其延伸穿过衬底542并连接到TSV 517，其至少部分地延伸穿过管芯堆叠540。在一些实施例中，TSV 517比通孔515更窄。在一些实施例中，如图10C所示，柱515可以与焊盘528 物理接触，以减小第一半导体装置组合件500A与密度转换连接器520的衬底522之间的距离D1。第一半导体装置组合件500A与衬底522之间的空隙可以使用已知的底部填充技术进行填充。密度转换连接器520的第二侧526可以包含焊盘530和/或焊球554 的标准球出配置(例如，JEDEC标准和/或其它标准)，以将密度转换连接器520电连接到其它半导体装置。在一些实施例中，密度转换连接器520的第二侧526上的焊球554可以大于密度转换连接器520的第一侧524上的焊球550。
尽管结合具有高密度柱连接的半导体装置示出和描述了密度转换连接器520，但是其它类型的半导体装置也可以受益于高到低或低到高密度转换连接器520。利用本文所述的密度转换连接器520可以将定制密度装置(例如，为客户或装置特定应用设计的装置)电耦合到其它密度装置(例如，具有不同定制设计或工业标准连接布置的装置)。
在一些应用中，可能需要在制造期间封装或至少部分地封装半导体装置之间的TSV 焊料连接点。这些方法可用于封装叠加(PoP)、封装上中介层、多中介层、PoP上中介层、到多衬底的中介层和/或其它应用。例如，如图11A-11F所示和如下所述，在将TSV插入焊球之前封装焊球连接可能是有利的。参考图11A，该方法可以包含在在焊盘604形成焊球602或在衬底606上形成其它类型的触点。焊球602和焊盘604可以在衬底606 的一或多个表面上(例如，在衬底606的一个、两个、三个、四个、五个、六个或更多个表面上)。在一些实施例中，可以在焊盘604上部分或完全硬化焊球602。参考图11B，该方法可以包含用诸如压模材料或防回流的封装剂610对焊球602和焊盘604进行封装。
图11C示出了在封装剂610和焊球602已经被研磨或以其它方式去除以形成顶表面612(例如，配合表面)之后的方法。在一些实施例中，可以使用化学机械平面化(CMP)来去除封装剂610和焊球602的上部以形成顶表面612。在一些实施例中，顶表面612是平面的。在一些实施例中，可以在顶表面612上形成非平面的表面特征。例如，焊球602 可以比周围的封装剂610进一步被研磨或以其它方式去除，这可能导致在焊球602附近的顶表面612上形成一或多个凹陷。
图11D示出了在中介层或管芯616与衬底606对准之后的方法的各方面，该中介层或管芯具有从其表面延伸的暴露或部分暴露的TSV 618。更具体地，TSV 618至少基本上对准相应的焊球602。该方法可以包含通过例如将焊球602的温度增加到回流温度来回流焊球602。参考图11E，TSV 618的暴露部分可以至少部分地插入到相应的经回流的焊球602中。在一些实施例中，TSV 618的暴露部分被插入到经回流的焊球602中，从而使TSV 618与焊盘604接触。在一些应用中，在将TSV 618插入到焊球602后，在平面化的封装剂610的顶表面612的中介层或管芯616与焊球602之间可能存在空隙。
图11F示出了在平面化的封装剂612的顶表面610与中介层或管芯616之间的空隙被下填之后的方法。在TSV 618被插入到经回流的焊球602之前，非导电膜(NCF)620 或其它材料可以在顶表面612上，或者在TSV 618被插入到经回流的焊球602之前，NCF 620可以在TSV 618周围的中介层或管芯616的表面上。NCF 620可以密封、绝缘和保护中介层管芯616与衬底606之间的连接，其方式与顶表面612与中介层或管芯616之间的空隙填充很相似。
上面参考图11A-11F描述的方法和结构可用于制造许多不同类型的半导体装置组合件。图12A-12F示出了一些此类半导体装置组合件。例如，图12A示出了具有连接到衬底702的一或多个半导体装置的半导体装置组合件700。在一些实施例中，半导体装置组合件700包含第一半导体装置704，例如包括一或多个存储器管芯或其它半导体装置的高带宽存储装置(HBM)。通过柱706(例如，铜柱)、焊球和/或其它电连接，第一半导体装置704可以连接到衬底702。半导体装置组合件700可以包含第二半导体装置708，例如片上系统(SOC)或其它半导体装置。通过柱、焊球和/或其它电连接，第二半导体装置708可以连接到衬底702。
衬底702可以连接到中介层710，其具有从中介层710和/或衬底702延伸的TSV712。TSV 712可以使用上面参考图11A-11F描述的方法连接到衬底714。例如，TSV 712 可以插入到经回流的焊球716中，这些焊球预先用封装剂718进行封装并平面化以形成顶表面。可以用NCF 719对封装剂718与中介层710或衬底702之间的空隙进行下填或填充。
图12B示出包含单或多船装置722的半导体装置组合件720的实施例。通过柱706、焊球和/或其它电连接，装置722可以连接到衬底702。在一些实施例中，衬底702耦合到中介层710，该中介层具有从衬底702和/或中介层710延伸的TSV 712。半导体装置组合件720可以包含中间半导体装置724。中间半导体装置724可以包含一或多个单或多芯片装置726。在将衬底702/中介层710电连接到中间半导体装置724(例如，使用上述关于图11A-11F的方法)时，单或多芯片装置726中的一者或两者可以被封装剂718 至少部分封装。在一些实施例中，单或多芯片装置726中的每个被分别封装。在一些实施例中，单或多芯片装置726中的一或多个未被封装。可以用NCF或下填材料719填充封装剂718与衬底702/中介层710之间的空隙。在一些实施例中，中间半导体装置724 通过柱706或焊球连接707连接到衬底728。衬底728与中间半导体装置724之间的连接可以使用球倒装芯片来实现。
图12C示出了半导体装置组合件730的实施例，其具有第一衬底702a、第二衬底702b和可从第一衬底702a和第二衬底702b中的每个延伸的TSV 712。TSV 712可以沿相反方向和/或在分开的横向位置(例如，沿平行于衬底702a、702b的平面的方向间隔开的位置)延伸。半导体装置组合件730可以进一步包含单或多芯片装置726a、726b，其使用上面参考图11A-11F和图12B描述的方法连接到半导体装置组合件730的相对侧上的TSV 712。第一和第二衬底702a、702b中的一者或两者可以包含焊盘732、测试台，或在与TSV 712间隔开的衬底上形成的其它电连接。如图12D所示，半导体装置组合件 740可以包含与半导体装置组合件730相同的组件，其中第一和第二单或多芯片装置 726a、726b在衬底702a、702b的相对侧上彼此垂直对准，并且焊盘732在衬底702a、 702b的相对侧上彼此垂直对准。在一些实施例中，半导体装置组合件730、740包含中介层710，其位于第一和第二衬底702a、702b之间。在一些实施例中，第一和第二衬底 702a、702b形成为具有从两侧(例如，衬底的顶侧和底侧)延伸的TSV的单个整体衬底。
图12E-12F分别示出了半导体管芯组合件750、760的实施例。两个组合件750、760包含一或多个单或多芯片装置726，其连接到中介层710或衬底的一侧或两侧。装置726 连接到TSV 712，其使用图11A-11F的上述方法从中介层710或衬底延伸。组合件750、 760可以包含第二衬底752，其连接到中介层710或第一衬底。例如，通过具有一或多个焊球754的标准JEDEC球出连接，第二衬底752可以连接到中介层710(例如，焊盘 756)。其它连接也是可能的。在两个或两个以上单或多芯片装置726之间可以有第二衬底752。在一些实施例中，单或多芯片装置726中的两个或两个以上一起封装在单个封装剂718中(图12F)。在一些实施例中，每个单或多芯片装置726被单独封装(图12E)。
具有上述部件(例如，参考图1-12F)的半导体装置组合件中的任何一个可以结合到无数更大和/或更复杂的系统中的任何一个中，其代表性实例是如图13示意性地示出的系统800。系统800可以包含处理器802、存储器804(例如，SRAM、DRAM、闪存和/或其它存储装置)、输入/输出装置805，和/或其它子系统或组件808。上述半导体管芯和半导体管芯组合件可以包含在图13所示的任何元件中。所得到的系统800可以被配置成执行多种适当的计算、处理、存储、感测、成像和/或其它功能中的任何功能。因此，系统800的代表性实例包含但不限于计算机和/或其它数据处理器，诸如台式计算机、膝上型计算机、因特网装置、手持装置(例如，掌上型计算机、可穿戴计算机、蜂窝或移动电话、个人数字助理、音乐播放器等)、平板电脑、多处理器系统、基于处理器或可编程消费电子器件、网络计算机和微型电脑。系统800的其它代表性实例包含灯、照相机、车辆等。关于这些和其它实例，系统800可以容纳在单个单元中，或者例如通过通信网络分布在多个互连单元上。因此，系统800的组件可以包含本地和/或远程存储器存储装置以及各种合适的计算机可读介质中的任何一种。
本技术的实施例的以上详细描述并非旨在穷举或将本技术限制于以上所公开的精确形式。尽管以上出于说明性目的描述了本技术的特定实施例和实例，但是如相关领域的技术人员将认识到的，在本技术的范围内可以进行各种等效修改。例如，虽然以给定的顺序呈现步骤，但是替代实施例可以以不同的顺序执行步骤。此外，在本文描述的各种实施例也可以进行组合以提供进一步的实施例。本文提及的“一些实施例”、“一个实施例”或类似的表述是指结合该实施例描述的特定特征、结构、操作或特性可以包括在本技术的至少一个实施例中。因此，本文中此类短语或表述的出现不一定都指同一实施例。
本技术的某些方面可以采取计算机可执行指令的形式，包含由控制器或其它数据处理器执行的例程。在一些实施例中，控制器或其它数据处理器被专门编程、被配置和/ 或构造成执行这些计算机可执行指令中的一或多个。此外，本技术的一些方面可以采取存储或分布在计算机可读介质上的数据(例如，非暂时性数据)的形式，所述计算机可读介质包含磁或光可读和/或可移动计算机盘以及通过网络电子分布的介质。因此，本技术的各方面所特有的数据结构和数据传输被包含在本技术的范围内。本技术还包含对计算机可读介质编程以执行特定步骤和执行这些步骤的方法。
此外，除非明确限制“或”一词仅指与两个或两个以上项目的列表中的其它项目互斥的单个项目，否则在此列表中使用“或”应被解释为包含(a)列表中的任何单个项目， (b)列表中的所有项目，或(c)列表中的项目的任何组合。在上下文允许的情况下，单数或复数术语也可以分别包含复数或单数术语。另外，术语“包括”在全文中用于表示至少包含所述部件(一或多个)，使得不排除任何更多数量的相同部件和/或附加类型的其它部件。此外，虽然已经在那些实施例的上下文中描述了与本技术的某些实施例相关联的优点，但是其它实施例也可以表现出此类优点，并且并非所有实施例都需要表现出此类优点以属于本技术的范围内。因此，本公开和相关联技术可以包含在此未明确示出或描述的其它实施例。

Claims (29)

1.一种将第一半导体装置耦合到第二半导体装置的方法，所述方法包括：
用封装剂材料将焊球封装在所述第一半导体装置的第一衬底的第一表面上；
去除所述封装剂材料的一部分和所述焊球的一部分以形成配合表面；
回流所述焊球；以及
将所述第二半导体装置的暴露导电柱插入到经回流的焊球中。
2.根据权利要求1所述的方法，其中所述导电柱从所述第二半导体装置的衬底的第一表面延伸，并且所述方法进一步包括填充所述配合表面与所述第二半导体装置的所述衬底的所述第一表面之间的空隙。
3.根据权利要求2所述的方法，其中填充所述配合表面与所述半导体装置的所述衬底的所述第一表面之间的所述空隙包括将非导电膜材料定位在所述配合表面与所述第二半导体装置的所述衬底的所述第一表面之间。
4.根据权利要求2所述的方法，其中填充所述配合表面与所述半导体装置的所述衬底的所述第一表面之间的所述空隙包括底部填充所述配合表面与所述第二半导体装置的所述衬底的所述第一表面之间的所述空隙。
5.根据权利要求1所述的方法，其进一步包括使所述第一半导体装置的所述第一衬底的所述第一表面上的电触点与所述导电柱接触。
6.根据权利要求1所述的方法，其中所述第二半导体装置包括具有第一表面和与所述第一表面相对的第二表面的衬底，其中所述导电柱从所述第二半导体装置的所述第一表面延伸，并且其中第三半导体装置连接到所述第二半导体装置的所述第二表面。
7.根据权利要求1所述的方法，其进一步包括从所述第二半导体装置去除材料以暴露所述导电柱的暴露部分。
8.根据权利要求7所述的方法，其中所述导电柱是硅通孔。
9.根据权利要求1所述的方法，其中去除所述封装剂材料的一部分和所述焊球的一部分包括以下的一或多种方法：使用化学机械平面化、蚀刻和/或烧蚀来研磨所述封装剂和所述焊球。
10.一种制造半导体装置组合件的方法，所述方法包括：
用第一封装剂将焊球封装在第一衬底的第一组触点上；
去除所述第一封装剂的一部分以暴露所述第一组触点上的所述焊球的一部分；
在去除所述第一封装剂的所述部分之后，回流所述第一组触点上的所述焊球；以及
将从第二衬底延伸的第一组暴露的导电柱插入到所述第一组触点上的经回流的焊球中。
11.根据权利要求10所述的方法，其进一步包括：
在第二组触点上形成焊球；
用第二封装剂将所述焊球封装在所述第二组触点上；
去除所述第二封装剂的一部分以暴露所述第二组触点上的所述焊球的至少一个的一部分；
在去除所述第二封装剂的所述部分之后，回流所述第二组触点上的所述焊球；
将从所述第二衬底延伸的第二组暴露的导电柱插入到所述第二组触点上的所述经回流的焊球中。
12.根据权利要求11所述的方法，其中所述第一组柱在第一方向上从所述第二衬底延伸，并且其中所述第二组柱在与所述第一方向相反的第二方向上从所述第二衬底延伸。
13.根据权利要求11所述的方法，其中所述第二组触点形成在第三衬底上。
14.根据权利要求11所述的方法，其中所述第二组触点形成在所述第一衬底上。
15.根据权利要求11所述的方法，其中在所述第二组触点上封装所述焊球包括封装所述第一衬底的至少一部分。
16.根据权利要求10所述的方法，其中在所述第一组触点上封装所述焊球包括封装所述第一衬底的至少一部分。
17.根据权利要求16所述的方法，其中在所述第二组触点上封装所述焊球包括封装第三衬底的至少一部分。
18.根据权利要求17所述的方法，其中第一封装剂与所述第二封装剂分开。
19.根据权利要求17所述的方法，其中所述第一封装剂和所述第二封装剂是封装所述第一衬底和所述第二衬底的相同封装剂的两个部分。
20.一种制造半导体组合件的方法，所述方法包括：
提供第一衬底，所述第一衬底具有封装在所述第一衬底的第一侧上的第一封装剂中的第一组焊球；
去除所述第一封装剂的一部分以部分地暴露所述第一组焊球；
将暴露的第一组焊球的温度升高到回流温度；以及
将第一组暴露的导电柱插入到经回流的第一组焊球中。
21.根据权利要求20所述的方法，其中所述第一组暴露的导电柱包括从第二衬底延伸的硅通孔。
22.根据权利要求20所述的方法，其进一步包括：
提供第二衬底，所述第二衬底具有封装在所述第二衬底的第一侧上的第二封装剂中的第二组焊球；
去除所述第二封装剂的一部分以部分地暴露所述第二组焊球；
回流所述第二组焊料球；以及
将第二组暴露的导电柱插入到经回流的第二组焊球中。
23.根据权利要求22所述的方法，其中所述第一封装剂和所述第二封装剂是封装所述第一组焊球和所述第二组焊球的整个第三封装剂的两个部分。
24.根据权利要求22所述的方法，其中所述第一封装剂与所述第二封装剂分开。
25.根据权利要求20所述的方法，其进一步包括使所述第一衬底的所述第一侧上的焊盘与所述第一组暴露的导电柱接触。
26.根据权利要求22所述的方法，其中所述第一组暴露的导电柱和所述第二组暴露的导电柱从第三衬底延伸。
27.根据权利要求22所述的方法，其进一步包括：
提供第三衬底，所述第三衬底具有封装在所述第三衬底的第一侧上的第三封装剂中的第三组焊球；
去除所述第三封装剂的一部分以部分地暴露所述第三组焊球；
回流所述第三组焊球；以及
将第三组暴露的导电柱插入到经回流的第三组焊球中。
28.根据权利要求27所述的方法，其中所述第一组暴露的导电柱、所述第二组暴露的导电柱和所述第三组暴露的导电柱均从第四衬底延伸。
29.根据权利要求28所述的方法，其中所述第一组暴露的导电柱在第一方向上从所述第四衬底延伸，所述第二组暴露的导电柱在第二方向上从所述第四衬底延伸，所述第三组暴露的导电柱在第三方向上从所述第四衬底延伸，并且其中所述第一方向不同于所述第二方向和/或所述第三方向。
CN202011188097.5A 2019-11-01 2020-10-30 封装焊料tsv插入互连 Pending CN112786530A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/671,577 US11018056B1 (en) 2019-11-01 2019-11-01 Encapsulated solder TSV insertion interconnect
US16/671,577 2019-11-01

Publications (1)

Publication Number Publication Date
CN112786530A true CN112786530A (zh) 2021-05-11

Family

ID=75688828

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011188097.5A Pending CN112786530A (zh) 2019-11-01 2020-10-30 封装焊料tsv插入互连

Country Status (2)

Country Link
US (1) US11018056B1 (zh)
CN (1) CN112786530A (zh)

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1326225A (zh) * 2000-05-26 2001-12-12 日本电气株式会社 芯片倒装型半导体器件及其制造方法
CN101127344A (zh) * 2006-06-20 2008-02-20 美国博通公司 Ic封装体、堆叠式ic封装器件及制造方法
US20110049695A1 (en) * 2009-08-31 2011-03-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Pre-Molded Semiconductor Die Having Bumps Embedded in Encapsulant
CN102420200A (zh) * 2011-11-15 2012-04-18 中国科学院微电子研究所 具有金属垂直互连结构的转接板及其制作方法
CN102800653A (zh) * 2011-05-27 2012-11-28 台湾积体电路制造股份有限公司 使用伪连接的中介层测试
CN202871784U (zh) * 2012-02-27 2013-04-10 美国博通公司 屏蔽插入机构及具有集成的电磁屏蔽物的半导体封装
CN103137587A (zh) * 2011-11-30 2013-06-05 台湾积体电路制造股份有限公司 用于底部填充控制的平坦化凸块
CN103681360A (zh) * 2012-09-20 2014-03-26 台湾积体电路制造股份有限公司 封装器件及方法
US20150061101A1 (en) * 2011-01-30 2015-03-05 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
CN104979314A (zh) * 2014-04-09 2015-10-14 日月光半导体制造股份有限公司 半导体封装结构及半导体工艺
US9324626B2 (en) * 2014-03-12 2016-04-26 Invensas Corporation Interposers with circuit modules encapsulated by moldable material in a cavity, and methods of fabrication
CN106229270A (zh) * 2013-03-29 2016-12-14 日月光半导体制造股份有限公司 堆迭式封装及其制造方法
KR20170099515A (ko) * 2016-02-24 2017-09-01 주식회사 에스에프에이반도체 반도체 패키지 및 그 제조방법
CN108701691A (zh) * 2016-02-18 2018-10-23 苹果公司 用于微驱动器和微led的底板结构和方法
CN109155416A (zh) * 2016-05-31 2019-01-04 国际商业机器公司 具有硅通孔电极的微电池
CN109872968A (zh) * 2017-12-04 2019-06-11 美光科技公司 半导体装置组合件、半导体装置及其制作方法
CN111566799A (zh) * 2017-12-29 2020-08-21 美光科技公司 用于形成半导体装置的后柱方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012061304A1 (en) 2010-11-02 2012-05-10 Georgia Tech Research Corporation Ultra-thin interposer assemblies with through vias
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US10833301B2 (en) * 2019-01-02 2020-11-10 International Business Machines Corporation Through silicon via energy storage devices

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1326225A (zh) * 2000-05-26 2001-12-12 日本电气株式会社 芯片倒装型半导体器件及其制造方法
CN101127344A (zh) * 2006-06-20 2008-02-20 美国博通公司 Ic封装体、堆叠式ic封装器件及制造方法
US20110049695A1 (en) * 2009-08-31 2011-03-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Pre-Molded Semiconductor Die Having Bumps Embedded in Encapsulant
US20150061101A1 (en) * 2011-01-30 2015-03-05 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
CN102800653A (zh) * 2011-05-27 2012-11-28 台湾积体电路制造股份有限公司 使用伪连接的中介层测试
CN102420200A (zh) * 2011-11-15 2012-04-18 中国科学院微电子研究所 具有金属垂直互连结构的转接板及其制作方法
CN103137587A (zh) * 2011-11-30 2013-06-05 台湾积体电路制造股份有限公司 用于底部填充控制的平坦化凸块
CN202871784U (zh) * 2012-02-27 2013-04-10 美国博通公司 屏蔽插入机构及具有集成的电磁屏蔽物的半导体封装
CN103296010A (zh) * 2012-02-27 2013-09-11 美国博通公司 屏蔽插入机构及具有集成的电磁屏蔽物的半导体封装
CN103681360A (zh) * 2012-09-20 2014-03-26 台湾积体电路制造股份有限公司 封装器件及方法
CN106229270A (zh) * 2013-03-29 2016-12-14 日月光半导体制造股份有限公司 堆迭式封装及其制造方法
US9324626B2 (en) * 2014-03-12 2016-04-26 Invensas Corporation Interposers with circuit modules encapsulated by moldable material in a cavity, and methods of fabrication
CN104979314A (zh) * 2014-04-09 2015-10-14 日月光半导体制造股份有限公司 半导体封装结构及半导体工艺
CN108701691A (zh) * 2016-02-18 2018-10-23 苹果公司 用于微驱动器和微led的底板结构和方法
KR20170099515A (ko) * 2016-02-24 2017-09-01 주식회사 에스에프에이반도체 반도체 패키지 및 그 제조방법
CN109155416A (zh) * 2016-05-31 2019-01-04 国际商业机器公司 具有硅通孔电极的微电池
CN109872968A (zh) * 2017-12-04 2019-06-11 美光科技公司 半导体装置组合件、半导体装置及其制作方法
CN111566799A (zh) * 2017-12-29 2020-08-21 美光科技公司 用于形成半导体装置的后柱方法

Also Published As

Publication number Publication date
US11018056B1 (en) 2021-05-25
US20210134670A1 (en) 2021-05-06

Similar Documents

Publication Publication Date Title
US10026724B2 (en) Semiconductor package and method of manufacturing the same
US11476125B2 (en) Multi-die package with bridge layer
US20210028147A1 (en) Multi-Die Package Structures Including Redistribution Layers
US9508688B2 (en) Semiconductor packages with interposers and methods of manufacturing the same
US11018080B2 (en) Semiconductor package and method of forming the same
US20190341376A1 (en) Integrated Circuit Package and Methods of Forming Same
US10269767B2 (en) Multi-chip packages with multi-fan-out scheme and methods of manufacturing the same
TW201913834A (zh) 半導體結構及其製作方法
US11088109B2 (en) Packages with multi-thermal interface materials and methods of fabricating the same
KR20140109833A (ko) 반도체 장치
US11973062B2 (en) High density pillar interconnect conversion with stack to substrate connection
KR20230078607A (ko) 팬 아웃 패키지 및 이의 형성 방법
US20220223512A1 (en) Semiconductor package structure
US11631644B2 (en) High density pillar interconnect conversion with stack to substrate connection
CN115394768A (zh) 一种多层高带宽存储器及其制造方法
US11018056B1 (en) Encapsulated solder TSV insertion interconnect
KR20210025468A (ko) 3d 패키지를 형성하기 위한 능동 소자 다이 상에의 수동 소자의 본딩
CN110137144B (zh) 具有平坦化的钝化层的半导体器件及其制造方法
US20240014143A1 (en) Semiconductor package structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20210511