CN115032838B - 阵列基板及其制备方法、显示装置 - Google Patents

阵列基板及其制备方法、显示装置 Download PDF

Info

Publication number
CN115032838B
CN115032838B CN202110194050.8A CN202110194050A CN115032838B CN 115032838 B CN115032838 B CN 115032838B CN 202110194050 A CN202110194050 A CN 202110194050A CN 115032838 B CN115032838 B CN 115032838B
Authority
CN
China
Prior art keywords
layer
etching
substrate
electrode
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110194050.8A
Other languages
English (en)
Other versions
CN115032838A (zh
Inventor
邹振游
徐旭
李梁梁
乐发垫
林滨
王洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Fuzhou BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Fuzhou BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Fuzhou BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202110194050.8A priority Critical patent/CN115032838B/zh
Publication of CN115032838A publication Critical patent/CN115032838A/zh
Application granted granted Critical
Publication of CN115032838B publication Critical patent/CN115032838B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133553—Reflecting elements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本公开提供了一种阵列基板及其制备方法、显示装置。阵列基板包括设置在基底上的阵列结构层以及设置在所述阵列结构层上、且通过同一次图案化工艺形成的像素电极和反射层，所述像素电极和反射层之间设置有绝缘保护层。本公开通过一次图案化工艺同时制备出像素电极和反射层，且像素电极和反射层之间设置有绝缘保护层，不仅最大限度地减少了图案化次数，简化了工艺流程，缩短了工艺时间，降低了生产成本，而且有效解决了现有工艺中存在的过孔腐蚀问题，保证了电极连接的可靠性，保证了显示效果，提高了良品率。

Description

阵列基板及其制备方法、显示装置
技术领域
本发明涉及但不限于显示技术领域，具体涉及一种阵列基板及其制备方法、显示装置。
背景技术
液晶显示器(Liquid Crystal Display，LCD)具有体积小、功耗低、无辐射等特点，已得到迅速发展。LCD的主体结构包括对盒(Cell)的阵列(Array)基板和彩膜(CF)基板，液晶(LC)分子填充在阵列基板和彩膜基板之间，通过阵列基板和彩膜基板形成驱动液晶偏转的电场，实现灰阶显示。
按照光源方式，LCD可以分为透射型、反射型和半透半反型。其中，反射型显示装置是在阵列基板一侧设置全反射层，利用该全反射层对外界入射的自然光线进行反射，从而实现显示。由于反射型显示装置采用外界光作为光源，不需要使用背光源，具有低功耗、轻薄化、长续航时间、户外可视、人眼舒适等优点，因而广泛应用于便携式电子显示设备、大型户外广告牌等应用。实际应用表明，现有反射型显示装置的制备工艺中存在图案化次数多和过孔腐蚀等问题。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开所要解决的技术问题是，提供一种阵列基板及其制备方法、显示装置，以解决现有工艺中存在图案化次数多和过孔腐蚀等问题。
为了解决上述技术问题，本公开提供了一种阵列基板，包括设置在基底上的阵列结构层以及设置在所述阵列结构层上、且通过同一次图案化工艺形成的像素电极和反射层，所述像素电极和反射层之间设置有绝缘保护层。
在示例性实施方式中，所述像素电极在基底上的正投影包含所述反射层在基底上的正投影，所述像素电极在基底上的正投影包含所述绝缘保护层在基底上的正投影。
在示例性实施方式中，所述反射层在基底上的正投影与所述绝缘保护层在基底上的正投影重叠。
在示例性实施方式中，所述像素电极的材料包括透明导电材料，所述绝缘保护层的材料包括硅氧化物或硅氮化物，所述反射层的材料包括金属材料。
在示例性实施方式中，所述像素电极的厚度为至/>所述绝缘保护层的厚度为/>至/>所述反射层的厚度为/>至/>
在示例性实施方式中，所述阵列结构层包括：设置在所述基底上的栅金属层，覆盖所述栅金属层的第一绝缘层，设置在所述第一绝缘层上的半导体层和源漏金属层，以及覆盖所述半导体层和源漏金属层的第二绝缘层；所述栅金属层包括栅线和栅电极，所述半导体层包括有源层，所述源漏金属层包括数据线、源电极和漏电极；所述像素电极设置在所述第二绝缘层上，并通过所述第二绝缘层上设置的过孔与所述漏电极连接。
在示例性实施方式中，所述阵列基板包括显示区域和绑定区域，所述栅金属层还包括位于所述绑定区域的绑定电极，所述源漏金属层还包括位于所述绑定区域的绑定连接电极，所述绑定连接电极通过过孔与所述绑定电极连接。
本公开还提供了一种显示装置，包括上述阵列基板。
为了解决上述技术问题，本公开还提供了一种阵列基板的制备方法，包括：
在基底上形成阵列结构层；
通过同一次图案化工艺形成像素电极和反射层，所述像素电极和反射层之间设置有绝缘保护层。
在示例性实施方式中，所述像素电极在基底上的正投影包含所述反射层在基底上的正投影，所述像素电极在基底上的正投影包含所述绝缘保护层在基底上的正投影，所述反射层在基底上的正投影与所述绝缘保护层在基底上的正投影重叠。
在示例性实施方式中，通过同一次图案化工艺形成像素电极和反射层，包括：
在所述阵列结构层上依次沉积透明导电薄膜、绝缘保护薄膜和金属薄膜；
涂覆光刻胶，采用灰色调掩膜板对所述光刻胶进行曝光，显影后形成第一区域、第二区域和第三区域，所述第一区域的光刻胶被完全去除，所述第二区域的光刻胶具有第一厚度，所述第三区域的光刻胶具有第二厚度，所述第一厚度小于所述第二厚度；
通过第一次刻蚀工艺刻蚀掉所述第一区域的透明导电薄膜、绝缘保护薄膜和金属薄膜，形成所述像素电极；
通过灰化工艺去除所述第二区域的光刻胶；
通过第二次刻蚀工艺刻蚀掉所述第二区域的绝缘保护薄膜和金属薄膜，形成所述反射层。
在示例性实施方式中，通过第一次刻蚀工艺刻蚀所述第一区域的透明导电薄膜、绝缘保护薄膜和金属薄膜，包括：
通过第一次湿刻工艺刻蚀掉所述第一区域的金属薄膜；
通过第一次干刻工艺刻蚀掉所述第一区域的绝缘保护薄膜；
通过第二次湿刻工艺刻蚀掉所述第一区域的透明导电薄膜。
在示例性实施方式中，所述第一次湿刻工艺的刻蚀液包括磷酸、乙酸和硝酸，刻蚀时间为60秒至80秒；所述第一次干刻工艺的刻蚀气体包括六氟化硫和氧气，刻蚀时间为10秒至30秒；所述第二次湿刻工艺的刻蚀液包括硫酸和硝酸，刻蚀时间为110秒至150秒。
在示例性实施方式中，通过第二次刻蚀工艺刻蚀所述第二区域的绝缘保护薄膜和金属薄膜，包括：
通过第三次湿刻工艺刻蚀掉所述第二区域的金属薄膜；
通过第三次干刻工艺刻蚀掉所述第二区域的绝缘保护薄膜。
在示例性实施方式中，所述第三次湿刻工艺的刻蚀液包括磷酸、乙酸和硝酸，刻蚀时间为40秒至60秒；所述第三次干刻工艺的刻蚀气体包括六氟化硫和氧气，刻蚀时间为10秒至30秒。
本公开提供了一种阵列基板及其制备方法、显示装置，通过一次图案化工艺同时制备出像素电极和反射层，且像素电极和反射层之间设置有绝缘保护层，不仅最大限度地减少了图案化次数，简化了工艺流程，缩短了工艺时间，降低了生产成本，而且有效解决了现有工艺中存在的过孔腐蚀问题，保证了电极连接的可靠性，保证了显示效果，提高了良品率。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本公开示例性实施例阵列基板显示区域的平面结构示意图；
图2为本公开示例性实施例阵列基板的剖面结构示意图。
图3为本公开示例性实施例形成栅金属层图案后的平面示意图；
图4为本公开示例性实施例形成栅金属层图案后的剖面示意图
图5为本公开示例性实施例形成半导体层图案后的平面示意图；
图6为本公开示例性实施例形成半导体层图案后的剖面示意图；
图7为本公开示例性实施例形成源漏金属层图案后的平面示意图；
图8为本公开示例性实施例形成源漏金属层图案后的剖面示意图；
图9为本公开示例性实施例形成第二绝缘层图案后的平面示意图；
图10为本公开示例性实施例形成第二绝缘层图案后的剖面示意图；
图11为本公开示例性实施例沉积透明导电薄膜后的剖面示意图；
图12为本公开示例性实施例沉积第三绝缘薄膜后的示剖面意图；
图13为本公开示例性实施例沉积第三金属薄膜后的剖面示意图；
图14为本公开示例性实施例涂覆光刻胶后的剖面示意图；
图15为本公开示例性实施例曝光显影后的剖面示意图；
图16为本公开示例性实施例第一次湿刻后的剖面示意图；
图17为本公开示例性实施例第一次干刻后的剖面示意图；
图18为本公开示例性实施例第二次湿刻后的剖面示意图；
图19为本公开示例性实施例第二次干刻(灰化)后的剖面示意图；
图20为本公开示例性实施例第三次湿刻后的剖面示意图；
图21为本公开示例性实施例第三次干刻后的剖面示意图。
附图标记说明:
10—基底； 11—第一绝缘层； 12—第二绝缘层；
13—第三绝缘层； 20—栅线； 21—栅电极；
22—有源层； 23—源电极； 24—漏电极；
30—公共电极线； 31—电极条； 32—电极块；
40—数据线； 50—像素电极； 51—透明导电薄膜；
52—第三绝缘薄膜； 53—第三金属薄膜； 60—连接电极；
70—反射层； 80—反射电极； 90—绑定电极；
91—绑定连接电极； 100—光刻胶。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
为了解决现有工艺中存在图案化次数多以及过孔腐蚀等问题，本公开示例性实施例提供了一种阵列基板，阵列基板包括设置在基底上的阵列结构层以及设置在所述阵列结构层上、且通过同一次图案化工艺形成的像素电极和反射层，所述像素电极和反射层之间设置有绝缘保护层。
在示例性实施方式中，所述像素电极在基底上的正投影包含所述反射层在基底上的正投影。
在示例性实施方式中，所述像素电极在基底上的正投影包含所述绝缘保护层在基底上的正投影。
在示例性实施方式中，所述反射层在基底上的正投影与所述绝缘保护层在基底上的正投影重叠。
在示例性实施方式中，所述像素电极的材料可以包括透明导电材料，厚度可以约为至/>所述绝缘保护层的材料可以包括硅氧化物或硅氮化物，厚度可以约为至/>所述反射层的材料可以包括金属材料，厚度可以约为/>至/>
图1和图2为本公开示例性实施例一种阵列基板的结构示意图，图1为阵列基板显示区域的平面结构示意图，图2为本公开示例性实施例阵列基板的剖面结构示意图，图2中的显示区域为图1中A-A向的剖面图，显示区域以三个子像素进行示意。在示例性实施方式中，阵列基板可以包括显示区域和绑定区域，绑定区域可以位于显示区域的一侧或多侧，显示区域可以包括多个规则排布的多个子像素，多个子像素形成多个显示行和多个显示列，多个子像素可以包括与彩膜基板的红色彩膜层对应的第一子像素P1、与彩膜基板的绿色彩膜层对应的第二子像素P2和与彩膜基板的蓝色彩膜层对应的第三子像素P1，第一子像素P1、第二子像素P2和第三子像素P1构成一个像素。
在示例性实施方式中，在平行于阵列基板的平面内，显示区域可以包括多条沿着第一方向X延伸的栅线20和多条沿着第二方向Y延伸的数据线40，多条栅线20和多条数据线40交叉限定出多个子像素，至少一个子像素内设置有薄膜晶体管、像素电极50和反射层70，薄膜晶体管可以包括栅电极21、有源层22、源电极23和漏电极24，像素电极50与薄膜晶体管的漏电极24连接。在示例性实施方式中，第一方向X与第二方向Y交叉。在示例性实施方式中，第一方向X可以是水平方向，第二方向Y可以是竖直方向，第一方向X与第二方向Y相互垂直。
在示例性实施方式中，在垂直于阵列基板的平面内，阵列基板可以包括：设置在基底10上的栅金属层，覆盖栅金属层的第一绝缘层11，设置在第一绝缘层11远离基底一侧的半导体层和源漏金属层，覆盖半导体层和源漏金属层的第二绝缘层12，设置在第二绝缘层12远离基底一侧的透明导电层，设置在透明导电层远离基底一侧的第三绝缘层(即绝缘保护层)13，以及设置在第三绝缘层13远离基底一侧的金属反射层。其中，栅金属层、第一绝缘层、半导体层、源漏金属层和第二绝缘层组成本公开的阵列结构层。在示例性实施方式中，栅金属层可以包括栅线20、栅电极21、公共电极线30和绑定电极90，半导体层可以包括有源层22，源漏金属层可以包括数据线40、源电极23和漏电极24，透明导电层可以包括像素电极50、连接电极60和绑定连接电极91，金属反射层可以包括反射层70和反射电极80。
在示例性实施方式中，透明导电层、第三绝缘层和金属反射层可以通过同一次图案化工艺同时形成，绝缘保护层设置在透明导电层和金属反射层之间。
在示例性实施方式中，透明导电层在基底上的正投影包含金属反射层在基底上的正投影，透明导电层在基底上的正投影包含第三绝缘层在基底上的正投影，即像素电极50在基底上的正投影包含反射层70在基底上的正投影，像素电极50在基底上的正投影包含像素电极50与反射层70之间的第三绝缘层在基底上的正投影；连接电极60在基底上的正投影包含反射电极80在基底上的正投影，连接电极60在基底上的正投影包含连接电极60与反射电极80之间的第三绝缘层在基底上的正投影。
在示例性实施方式中，金属反射层在基底上的正投影与第三绝缘层在基底上的正投影基本上重叠，即反射层70在基底上的正投影与设置在像素电极50和反射层70之间的第三绝缘层13在基底上的正投影基本上重叠，反射电极80在基底上的正投影与设置在连接电极60和反射电极80之间的第三绝缘层13在基底上的正投影基本上重叠。
在示例性实施方式中，透明导电层的材料包括可以透明导电材料，第三绝缘层的材料包括硅氧化物或硅氮化物，金属反射层的材料可以包括金属材料。
在示例性实施方式中，透明导电层的厚度为至/>第三绝缘层的厚度为至/>金属反射层的厚度为/>至/>
在示例性实施方式中，栅线20设置在显示行的下侧，公共电极线30设置在显示行的上侧。每个子像素的栅线20上设置有作为栅电极21的凸起，栅电极与栅线可以为一体结构。每个子像素的公共电极线30上设置有电极条，至少一个子像素的电极条靠近栅线20的端部设置有电极块32，公共电极线、电极条和电极块可以为一体结构。
在示例性实施方式中，第二绝缘层可以设置有第一过孔V1、第二过孔V2和第三过孔V3，像素电极50可以通过第一过孔V1与本子像素的漏电极24连接，连接电极60可以通过第二过孔V2与本子像素的电极块32连接，并通过第三过孔V3与下一显示行的公共电极线30连接。
在示例性实施方式中，绑定区域可以包括多个绑定电极90和绑定连接电极91，绑定电极90配置为连接显示区域中的信号线，绑定连接电极91通过过孔与绑定电极90连接，绑定连接电极91配置为通过柔性电路板(Flexible Printed Circuit，简称FPC)与外部控制装置连接。
在示例性实施方式中，绑定电极90与薄膜晶体管的源电极23和栅电极24同层设置，且通过同一次图案化工艺同时形成。绑定连接电极91与像素电极50和连接电极60同层设置，且通过同一次图案化工艺同时形成。
下面通过阵列基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“A的正投影包含B的正投影”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在示例性实施方式中，阵列基板可以为扭曲向列(Twisted Nematic，简称TN)显示模式的反射型阵列基板，下面以显示区域中的三个子像素(一个像素)和绑定区域中的一个连接电极为例，示例性说明阵列基板的制备过程。
(1)形成栅金属层图案。在示例性实施方式中，形成栅金属层图案可以包括：在基底上沉积第一金属薄膜，通过图案化工艺对第一金属薄膜进行图案化，在基底10上形成栅金属层图案，栅金属层图案至少包括栅线20、公共电极线30和绑定电极90图案，沿着第一方向X延伸的栅线20和公共电极线30位于显示区域，绑定电极90位于绑定区域，如图3和图4所示，图4中的显示区域为图3中A-A向的剖面图。
在示例性实施方式中，每个显示行的栅线20设置在本显示行的下侧，公共电极线30设置在本显示行的上侧，栅线20和公共电极线30均沿着第一方向X延伸。每个子像素中，栅线20上设置有凸起，凸起作为栅电极21，因而栅电极21是与栅线20连接的一体结构。每个子像素中，公共电极线30设置有两个电极条31，两个电极条31分别位于子像素第一方向X的两侧，并沿着第二方向Y延伸，因而电极条31是与公共电极线30连接的一体结构。在示例性实施方式中，沿着第一方向X延伸的公共电极线30可以实现一显示行中多个子像素的电极条31相互连接，至少一个子像素的电极条31靠近栅线20的端部设置有电极块32，电极块32配置为与后续形成的连接电极连接，使得该子像素的电极条31与下一显示行的公共电极线30连接，实现一显示列中多个子像素的电极条31相互连接。
在示例性实施方式中，第一子像素P1中左侧的电极条31的端部设置有电极块32，第一子像素P1中右侧的电极条31、第二子像素P1中左侧和右侧的电极条31以及第三子像素P3中左侧和右侧的电极条31均没有设置电极块32。
在示例性实施方式中，沿着第一方向X延伸的栅线20和公共电极线30可以为非等宽度设置，宽度是指在第二方向Y的尺寸。在示例性实施方式中，在与后续形成的数据线存在交叠的区域，栅线20和公共电极线30的宽度较小，可以使得栅线20和公共电极线30与后续形成的数据线具有较小的交叠面积，因而可以减小寄生电容，提高显示面板的电学性能。
(2)形成半导体层图案。在示例性实施方式中，形成半导体层图案可以包括：在形成有前述图案的基底上依次沉积第一绝缘薄膜和半导体层薄膜，通过图案化工艺对半导体层薄膜进行图案化，形成覆盖栅金属层图案的第一绝缘层11以及设置在第一绝缘层11上的半导体层图案，半导体层图案至少包括设置在显示区域每个子像素内的有源层22，如图5和图6所示，图6中的显示区域为图5中A-A向的剖面图。
在示例性实施方式中，每个子像素内的有源层22的形状可以相同，栅电极21在基底上的正投影包含有源层22在基底上的正投影。
(3)形成源漏金属层图案。在示例性实施方式中，形成源漏金属层图案可以包括：在形成有前述图案的基底上沉积第二金属薄膜，通过图案化工艺对第二金属薄膜进行图案化，形成源漏金属层图案，源漏金属层图案至少包括数据线40、源电极23和漏电极24，沿着第二方向Y延伸的数据线40位于显示区域，源电极23和漏电极24位于显示区域的每个子像素内，如图7和图8所示，图8中的显示区域为图7中A-A向的剖面图。
在示例性实施方式中，数据线40设置在每个子像素的右侧，源电极23与数据线40为相互连接的一体结构，源电极23邻近漏电极24的一端设置在有源层22上，漏电极24邻近源电极23的一端设置在有源层22上，源电极23与漏电极24之间形成导电沟道。
(4)形成第二绝缘层图案。在示例性实施方式中，形成第二绝缘层图案可以包括：在形成有前述图案的基底上，沉积第二绝缘薄膜，通过图案化工艺对第二绝缘薄膜进行图案化，形成覆盖源漏金属图案的第二绝缘层12图案，第二绝缘层12图案包括多个过孔，如图9和图10所示，图10中的显示区域为图9中A-A向的剖面图。
在示例性实施方式中，多个过孔可以至少包括：设置在每个子像素中漏电极24所在位置的第一过孔V1，设置在第一子像素P1中电极块32所在位置的第二过孔V2，设置在第一子像素P1中公共电极线30所在位置的第三过孔V3，以及设置在绑定区域中绑定电极90所在位置的第四过孔V4。第一过孔V1内的第二绝缘层12被刻蚀掉，暴露出漏电极24的表面。第二过孔V2内的第二绝缘层12和第一绝缘层11被刻蚀掉，暴露出电极块32的表面，第一过孔V1配置为使后续形成的像素电极通过该过孔与漏电极24连接。第三过孔V3内的第二绝缘层12和第一绝缘层11被刻蚀掉，暴露出公共电极线30的表面。第四过孔V4内的第二绝缘层12和第一绝缘层11被刻蚀掉，暴露出绑定电极90的表面。在示例性实施方式中，第二过孔V2和第三过孔V3配置为使后续形成的连接电极通过该两个过孔分别与本子像素的电极条31和下一显示行的公共电极线30连接。
至此，在基底上形成了阵列结构层图案，阵列结构层可以包括：设置在基底上的栅金属层，覆盖栅金属层的第一绝缘层，设置在第一绝缘层上的半导体层和源漏金属层，以及覆盖半导体层和源漏金属层的第二绝缘层。栅金属层包括栅线、栅电极、公共电极线和绑定电极，半导体层可以包括有源层，源漏金属层可以包括数据线、源电极和漏电极，第二绝缘层可以包括多个过孔。
在示例性实施方式中，第一绝缘层和第二绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。第一绝缘层称为栅绝缘(GI)层，第二绝缘层称为钝化(PVX)层。栅金属层和源漏金属层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)中的任意一种或多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者是多层复合结构，如Ti/Al/Ti等。半导体层可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、非晶硅(a-Si)、多晶硅(p-Si)、六噻吩或聚噻吩等材料，即本公开适用于基于氧化物(Oxide)技术、硅技术或有机物技术制造的晶体管。
(5)形成透明导电层和金属反射层图案。在示例性实施方式中，形成透明导电层和金属反射层图案是采用同一次图案化工艺同时形成，可以包括如下步骤。
(51)在形成有前述图案的基底上沉积一层透明导电薄膜51，透明导电薄膜51覆盖第二绝缘层12以及第二绝缘层12上设置的多个过孔，即透明导电薄膜51通过第一过孔V1、第二过孔V2和第三过孔V3分别与漏电极24、电极块32和公共电极线30连接，如图11所示，图11中的显示区域为图9中A-A向的剖面图。
在示例性实施方式中，透明导电薄膜51的材料可以采用氧化铟锡(ITO)或氧化铟锌(IZO)，可以采用溅射(Sputter)方式沉积，如磁控溅射方式。
在示例性实施方式中，透明导电薄膜51的厚度可以约为至/>例如，透明导电薄膜51的厚度可以约为/>
(52)在形成有透明导电薄膜51的基底上沉积一层第三绝缘薄膜52，第三绝缘薄膜52覆盖透明导电薄膜51，如图12所示，图12中的显示区域为图9中A-A向的剖面图。
在示例性实施方式中，作为绝缘保护薄膜的第三绝缘薄膜52可以采用采用化学气相沉积(CVD)方式沉积，并采用氮等离子气体进行处理。第三绝缘薄膜52的材料可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。
在示例性实施方式中，在沉积第三绝缘薄膜之前可以用等离子体对基板进行清洁，考虑到氢(H2)等离子气体进行清洁会导致透明导电薄膜黑化(HAZE)，因而采用氮(N2)等离子气体进行处理。
在示例性实施方式中，第三绝缘薄膜52的厚度可以约为至/>例如，第三绝缘薄膜52的厚度可以约为/>
(53)在形成有第三绝缘薄膜52的基底上沉积一层第三金属薄膜53，第三金属薄膜53覆盖第三绝缘薄膜52，如图13所示，图13中的显示区域为图9中A-A向的剖面图。
在示例性实施方式中，第三金属薄膜53可以采用溅射方式沉积，如磁控溅射方式。第三金属薄膜53的厚度可以约为至/>例如，第三绝缘薄膜52的厚度可以约为/>
在示例性实施方式中，第三金属薄膜53可以采用多层结构，包括第一子层和第二子层，第一子层的材料可以采用钼Mo，厚度可以约为至/>第二子层的材料可以采用铝Al，厚度可以约为/>至/>第二子层采用具有高反射率的铝材料，可以提高整体反射率。例如，第一子层的厚度可以约为/>第二子层的厚度可以约为/>
(54)在形成有第三金属薄膜53的基底上涂覆一层光刻胶100，光刻胶100覆盖第三金属薄膜53，如图14所示，图14中的显示区域为图9中A-A向的剖面图。
在示例性实施方式中，光刻胶100可以采用正性光刻胶，厚度可以约为1.5μm至2.5μm。例如，正性光刻胶的厚度可以约为2.0μm。
(55)采用灰色调掩膜板对光刻胶100进行掩膜曝光，显影后光刻胶100形成完全曝光区域(第一区域)110、部分曝光区域(第二区域)120和未曝光区域(第三区域)130，完全曝光区域110的光刻胶100被完全去除，暴露出第三金属薄膜53的表面，部分曝光区域120的光刻胶100被去除部分厚度，具有第一厚度，未曝光区域130的光刻胶100被保留，具有第二厚度，第一厚度小于第二厚度，如图15所示，图15中的显示区域为图9中A-A向的剖面图。
在示例性实施方式中，完全曝光区域110包括像素电极和连接电极以外的区域，未曝光区域130和部分曝光区域120包括像素电极和连接电极所在区域，未曝光区域130包括反射层和反射电极所在区域。
在示例性实施方式中，未曝光区域130的光刻胶100的第二厚度可以约为1.5μm至2.5μm，部分曝光区域120的光刻胶100的第一厚度可以约为0.4μm至0.6μm。例如，第二厚度可以约为2.0μm，第一厚度可以约为0.5μm。
在示例性实施方式中，光刻胶100可以采用负性光刻胶。对于负性光刻胶，第一区域为未曝光区域，第二区域为部分曝光区域，第三区域为完全曝光区域。
(56)进行第一次湿刻。采用湿法刻蚀工艺对完全曝光区域110暴露出的第三金属薄膜53进行刻蚀，使完全曝光区域110暴露出第三绝缘薄膜52的表面，如图16所示，图16中的显示区域为图9中A-A向的剖面图。本次刻蚀工艺没有刻蚀完全曝光区域110的第三绝缘薄膜52，第三绝缘薄膜52仍完全覆盖透明导电薄膜51。由于第三绝缘薄膜52的保护，因而刻蚀液不会渗透到透明导电薄膜51，有效避免了刻蚀液渗入多个过孔。
在示例性实施方式中，本次湿刻工艺的刻蚀液可以采用H3PO4(磷酸)+CH3COOH(乙酸)+HNO3(硝酸)+抑制剂A+抑制剂B，刻蚀液的浓度(wt％)可以为，H3PO4:CH3COOH:HNO3:抑制剂A:抑制剂B＝70:11:2.8:0.1:1。抑制剂A和抑制剂B通常是刻蚀液中添加的稳定剂，可以采用本领域熟知的稳定剂材料，本公开在此不做限定。
在示例性实施方式中，本次湿刻工艺的刻蚀时间可以约为60s至80s。例如，刻蚀时间可以约为70s。
(57)进行第一次干刻。采用干法刻蚀工艺对完全曝光区域110暴露出的第三绝缘薄膜52进行刻蚀，使完全曝光区域110暴露出透明导电薄膜51的表面，如图17所示，图17中的显示区域为图9中A-A向的剖面图。
在示例性实施方式中，本次干刻工艺的刻蚀气体可以采用SF6(六氟化硫)+O2(氧气)混合气体，混合气体的比例可以为，SF6/O2＝1000/3000。
在示例性实施方式中，本次干刻工艺的刻蚀时间可以约为10s至30s。例如，刻蚀时间可以约为20s。
(58)进行第二次湿刻。采用湿法刻蚀工艺对完全曝光区域110暴露出的透明导电薄膜51进行刻蚀，形成像素电极50、连接电极60和绑定连接电极91图案，使完全曝光区域110暴露出第二绝缘层12的表面，如图18所示，图18中的显示区域为图9中A-A向的剖面图。本次刻蚀工艺中，显示区域和绑定区域中过孔处均覆盖有透明导电薄膜51、第三绝缘薄膜52、第三金属薄膜53和光刻胶100，由于第三绝缘薄膜52和光刻胶100的保护，因而刻蚀液不会渗透到透明导电薄膜51，有效避免了刻蚀液渗入多个过孔。
在示例性实施方式中，像素电极50和连接电极60位于显示区域，每个子像素中的像素电极50通过第一过孔与本子像素的漏电极24连接，每个子像素中的连接电极60的一端通过第二过孔与本子像素的电极块32连接，连接电极60的另一端通过第三过孔与下一显示行的公共电极线30连接。绑定连接电极91位于绑定区域，绑定连接电极91通过第四过孔与绑定电极90连接。
在示例性实施方式中，本次湿刻工艺的刻蚀液可以采用H2SO4(硫酸)+HNO3+抑制剂A+抑制剂B，刻蚀液的浓度(wt％)可以为，H2SO4:HNO3:抑制剂A:抑制剂B＝9:5:2:0.3。
在示例性实施方式中，本次湿刻工艺的刻蚀时间可以约为110s至150s。例如，刻蚀时间可以约为130s。
(59)进行第二次干刻。采用干法刻蚀工艺对部分曝光区域120和未曝光区域130的光刻胶100进行刻蚀，使部分曝光区域120暴露出第三金属薄膜53的表面，未曝光区域130的光刻胶100被去除部分厚度，但未曝光区域130仍覆盖有光刻胶100，如图19所示，图19中的显示区域为图9中A-A向的剖面图。
在示例性实施方式中，本次干刻工艺的刻蚀气体可以采用SF6+O2混合气体，混合气体的比例可以为，SF6/O2＝1000/11000。
在示例性实施方式中，本次干刻工艺的刻蚀时间可以约为60s至90s。例如，刻蚀时间可以约为75s。
在示例性实施方式中，第二次干刻工艺可以称之为光刻胶灰化(PR Ashing)工艺。
(60)进行第三次湿刻。采用湿法刻蚀工艺对部分曝光区域120暴露出的第三金属薄膜53进行刻蚀，形成反射层70和反射电极80图案，使部分曝光区域120暴露出第三绝缘薄膜52的表面，如图20所示，图20中的显示区域为图9中A-A向的剖面图。
在示例性实施方式中，反射层70和反射电极80位于显示区域，每个子像素中的反射层70位于本子像素中像素电极50的上方，像素电极50在基底上的正投影包含反射层70在基底上的正投影，每个子像素中的反射电极80位于本子像素中连接电极60的上方，连接电极60在基底上的正投影包含反射电极80在基底上的正投影。在绑定区域，绑定连接电极91上仅覆盖第三绝缘薄膜52。
在示例性实施方式中，本次湿刻工艺的刻蚀液和浓度可以与第一次湿刻相同。本次湿刻工艺中，由于第三绝缘薄膜52的保护，因而刻蚀液不会渗透到像素电极50和连接电极60，有效避免了刻蚀液对像素电极50和连接电极60的腐蚀。
在示例性实施方式中，本次湿刻工艺的刻蚀时间可以约为40s至60s。例如，刻蚀时间可以约为50s。
(61)进行第三次干刻。采用干法刻蚀工艺对部分曝光区域120暴露出的第三绝缘薄膜52进行刻蚀，形成第三绝缘层13图案，如图21所示，图21中的显示区域为图9中A-A向的剖面图。
在示例性实施方式中，显示区域中第三绝缘层13的形状与反射层70和反射电极80的形状基本上相同，第三绝缘层13在基底上的正投影与反射层70和反射电极80在基底上的正投影基本上重叠。在绑定区域，绑定连接电极91上没有覆盖绝缘层。
在示例性实施方式中，本次干刻工艺的刻蚀气体、比例和刻蚀时间可以与第一次干刻相同。
(62)剥离剩余的光刻胶。采用光刻胶剥离(PR Strip)工艺剥离剩余的光刻胶。
在示例性实施方式中，剥离工艺的剥离液可以采用DMSO(二甲基亚砜)+MEA(乙醇胺)，剥离液的浓度可以为，DMSO:MEA＝7:3，剥离时间可以约为90s至120s。例如，剥离时间可以约为105s。
通过步骤(51)至步骤(62)，实现了通过一次图案化工艺制备完成像素电极50、连接电极60、反射层70、反射电极80和绑定连接电极91的图案，如图1和图2所示。这样，本公开示例性实施例通过4次图案化工艺即完成了反射型阵列基板的制备。
通过前述阵列基板的结构和制备过程可以看出，本公开阵列基板是在像素电极和反射层之间设置第三绝缘层(绝缘保护层)，且像素电极、第三绝缘层和反射层通过一次图案化工艺同时制备完成。由于使用湿刻工艺刻蚀反射层时，第三绝缘层可以起到保护过孔的作用，保证了刻蚀液不会渗入到过孔中，避免了蚀刻液对过孔内漏电极的腐蚀。由于刻蚀像素电极的刻蚀液不同于刻蚀反射层的刻蚀液，也可以保证刻蚀液不会渗入到过孔中，避免了蚀刻液对过孔内漏电极的腐蚀。因此，本公开示例性实施例所提供的阵列基板结构及其制备方法，有效避免了蚀刻液渗入到过孔中，消除了蚀刻液对过孔内漏电极的腐蚀，保证了电极之间的可靠连接，保证了显示效果，提高了良品率。同时，在有效解决蚀刻液渗入到过孔问题的基础上，本公开制备阵列基板只需要4次图案化工艺，大大减少了图案化次数，缩短了工艺时间，降低了生产成本。
一种现有结构的反射型阵列基板是采用6次图案化工艺制备。6次图案化工艺包括：通过第一次图案化工艺形成栅金属层，通过第二次图案化工艺形成半导体层，通过第三次图案化工艺形成源漏金属层，通过第四次图案化工艺形成钝化层(第二绝缘层)，通过第五次图案化工艺形成像素电极，通过第六次图案化工艺形成反射层。实际应用表明，该现有制备工艺不仅图案化次数多，工艺时间长，造成生产成本增加，而且存在过孔腐蚀问题，导致显示异常，降低了产品良率。该制备工艺是通过两次图案化工艺依次形成像素电极和反射层，且两次均是采用湿刻，在反射层图案化的刻蚀过程中，由于采用透明导电材料的像素电极较薄，且透明导电材料的致密性较差，材质较为疏松，因而刻蚀液容易透过像素电极并渗入到过孔内，主要成分为磷酸/硝酸的刻蚀液会对过孔内的金属电极进行腐蚀，显示区域中电极被腐蚀会影响像素电极与漏电极的连接可靠性，绑定区域中电极被腐蚀会导致周边电路出现信赖性问题，如接触不良甚至断路，导致显示异常。
另一种现有结构的反射型阵列基板是采用6次图案化工艺制备，以解决6次图案化工艺存在的过孔腐蚀问题。6次图案化工艺包括：通过第一次图案化工艺形成栅金属层，通过第二次图案化工艺形成半导体层，通过第三次图案化工艺形成源漏金属层，通过第四次图案化工艺形成钝化层(第二绝缘层)，通过第五次图案化工艺形成反射层，通过第六次图案化工艺形成像素电极。该制备工艺是先形成反射层，然后形成像素电极，由于金属材料的反射层可以阻止刻蚀液渗入到过孔内，在一定程度上可以避免对过孔内的漏电极进行腐蚀，但该制备工艺仍存在图案化次数较多的问题。
又一种现有结构的反射型阵列基板是采用7次图案化工艺制备，以解决6次图案化工艺存在的过孔腐蚀问题。7次图案化工艺包括：通过第一次图案化工艺形成栅金属层，通过第二次图案化工艺形成半导体层，通过第三次图案化工艺形成源漏金属层，通过第四次图案化工艺形成ORG层，通过第五次图案化工艺形成钝化层，通过第六次图案化工艺形成像素电极，通过第七次图案化工艺形成反射层。该制备工艺通过设置ORG层和钝化层，可以在一定程度上避免了刻蚀液渗入到过孔内的问题，但该制备工艺增加了1次图案化工艺，工艺时间长，生产成本增加。
又一种现有结构的反射型阵列基板是采用8次图案化工艺制备，以解决6次图案化工艺存在的过孔腐蚀问题。8次图案化工艺包括：通过第一次图案化工艺形成栅金属层，通过第二次图案化工艺形成半导体层，通过第三次图案化工艺形成栅绝缘层，通过第四次图案化工艺形成源漏金属层，通过第五次图案化工艺形成ORG层，通过第六次图案化工艺形成钝化层，通过第七次图案化工艺形成像素电极，通过第八次图案化工艺形成反射层。该制备工艺通过设置栅绝缘层、ORG层和钝化层，较好地避免了刻蚀液渗入到过孔内的问题，但该制备工艺增加了2次图案化工艺，工艺时间长，生产成本增加。
本公开示例性实施例所提供的阵列基板，通过一次图案化工艺同时制备出像素电极、绝缘保护层和反射层，将采用透明导电材料的像素电极和采用金属材料的反射层集成为一道灰色调掩膜(HIM Mask)的图案化工艺，最大限度地减少了图案化次数，工艺时间短，降低了生产成本。本公开通过在像素电极和反射层之间设置绝缘保护层，像素电极、绝缘保护层和反射层的刻蚀采用三次湿刻和三次干刻，通过绝缘保护层在湿刻工艺中保护过孔，避免了蚀刻液渗入到过孔内，消除了蚀刻液对过孔内电极的腐蚀，保证了电极之间的可靠连接，保证了显示效果，提高了良品率。本公开在有效解决蚀刻液渗入到过孔问题的基础上，大大减少了图案化次数，工艺兼容性好，实用性强，具有良好的应用前景。
本公开示例性实施例还提供了一种阵列基板的制备方法。在示例性实施方式中，阵列基板的制备方法可以包括：
S1、在基底上形成阵列结构层；
S2、通过同一次图案化工艺形成像素电极和反射层，所述像素电极和反射层之间设置有绝缘保护层。
在示例性实施方式中，所述像素电极在基底上的正投影包含所述反射层在基底上的正投影，所述像素电极在基底上的正投影包含所述绝缘保护层在基底上的正投影，所述反射层在基底上的正投影与所述绝缘保护层在基底上的正投影重叠。
在示例性实施方式中，步骤S2可以包括：
在所述阵列结构层上依次沉积透明导电薄膜、绝缘保护薄膜和金属薄膜；
涂覆光刻胶，采用灰色调掩膜板对所述光刻胶进行曝光，显影后形成第一区域、第二区域和第三区域，所述第一区域的光刻胶被完全去除，所述第二区域的光刻胶具有第一厚度，所述第三区域的光刻胶具有第二厚度，所述第一厚度小于所述第二厚度；
通过第一次刻蚀工艺刻蚀掉所述第一区域的透明导电薄膜、绝缘保护薄膜和金属薄膜，形成所述像素电极；
通过灰化工艺去除所述第二区域的光刻胶；
通过第二次刻蚀工艺刻蚀掉所述第二区域的绝缘保护薄膜和金属薄膜，形成所述反射层。
在示例性实施方式中，通过第一次刻蚀工艺刻蚀所述第一区域的透明导电薄膜、绝缘保护薄膜和金属薄膜，可以包括：
通过第一次湿刻工艺刻蚀掉所述第一区域的金属薄膜；
通过第一次干刻工艺刻蚀掉所述第一区域的绝缘保护薄膜；
通过第二次湿刻工艺刻蚀掉所述第一区域的透明导电薄膜。
在示例性实施方式中，所述第一次湿刻工艺的刻蚀液包括磷酸、乙酸和硝酸，刻蚀时间为60秒至80秒；所述第一次干刻工艺的刻蚀气体包括六氟化硫和氧气，刻蚀时间为10秒至30秒；所述第二次湿刻工艺的刻蚀液包括硫酸和硝酸，刻蚀时间为110秒至150秒。
在示例性实施方式中，通过第二次刻蚀工艺刻蚀所述第二区域的绝缘保护薄膜和金属薄膜，可以包括：
通过第三次湿刻工艺刻蚀掉所述第二区域的金属薄膜；
通过第三次干刻工艺刻蚀掉所述第二区域的绝缘保护薄膜。
在示例性实施方式中，所述第三次湿刻工艺的刻蚀液包括磷酸、乙酸和硝酸，刻蚀时间为40秒至60秒；所述第三次干刻工艺的刻蚀气体包括六氟化硫和氧气，刻蚀时间为10秒至30秒。
有关阵列基板的具体制备过程，已在之前的实施例中详细说明，这里不再赘述。
本公开提供了一种阵列基板的制备方法，通过一次图案化工艺同时制备出像素电极和反射层，且像素电极和反射层之间设置有绝缘保护层，不仅最大限度地减少了图案化次数，简化了工艺流程，缩短了工艺时间，降低了生产成本，而且有效解决了现有工艺中存在的过孔腐蚀问题，保证了电极连接的可靠性，保证了显示效果，提高了良品率。本公开在有效解决蚀刻液渗入到过孔问题的基础上，大大减少了图案化次数，工艺兼容性好，实用性强，具有良好的应用前景。
本公开还提供了一种显示装置，包括前述的阵列基板。显示装置可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本发明。任何所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (14)

1.一种阵列基板，其特征在于，包括设置在基底上的阵列结构层以及设置在所述阵列结构层上、且通过同一次图案化工艺形成的像素电极和反射层，所述像素电极和反射层之间设置有绝缘保护层；通过同一次图案化工艺形成像素电极和反射层包括：在所述阵列结构层上依次沉积透明导电薄膜、绝缘保护薄膜和金属薄膜；涂覆光刻胶，采用灰色调掩膜板对所述光刻胶进行曝光，显影后形成第一区域、第二区域和第三区域，所述第一区域的光刻胶被完全去除，所述第二区域的光刻胶具有第一厚度，所述第三区域的光刻胶具有第二厚度，所述第一厚度小于所述第二厚度；通过第一次刻蚀工艺刻蚀掉所述第一区域的透明导电薄膜、绝缘保护薄膜和金属薄膜，形成所述像素电极；通过灰化工艺去除所述第二区域的光刻胶；通过第二次刻蚀工艺刻蚀掉所述第二区域的绝缘保护薄膜和金属薄膜，形成所述反射层。
2.根据权利要求1所述的阵列基板，其特征在于，所述像素电极在基底上的正投影包含所述反射层在基底上的正投影，所述像素电极在基底上的正投影包含所述绝缘保护层在基底上的正投影。
3.根据权利要求1所述的阵列基板，其特征在于，所述反射层在基底上的正投影与所述绝缘保护层在基底上的正投影重叠。
4.根据权利要求1所述的阵列基板，其特征在于，所述像素电极的材料包括透明导电材料，所述绝缘保护层的材料包括硅氧化物或硅氮化物，所述反射层的材料包括金属材料。
5.根据权利要求1所述的阵列基板，其特征在于，所述像素电极的厚度为至/>所述绝缘保护层的厚度为/>至/>所述反射层的厚度为/>至/>
6.根据权利要求1至5任一项所述的阵列基板，其特征在于，所述阵列结构层包括：设置在所述基底上的栅金属层，覆盖所述栅金属层的第一绝缘层，设置在所述第一绝缘层上的半导体层和源漏金属层，以及覆盖所述半导体层和源漏金属层的第二绝缘层；所述栅金属层包括栅线和栅电极，所述半导体层包括有源层，所述源漏金属层包括数据线、源电极和漏电极；所述像素电极设置在所述第二绝缘层上，并通过所述第二绝缘层上设置的过孔与所述漏电极连接。
7.根据权利要求6所述的阵列基板，其特征在于，所述阵列基板包括显示区域和绑定区域，所述栅金属层还包括位于所述绑定区域的绑定电极，所述源漏金属层还包括位于所述绑定区域的绑定连接电极，所述绑定连接电极通过过孔与所述绑定电极连接。
8.一种显示装置，其特征在于，包括如权利要求1至7任一项所述的阵列基板。
9.一种阵列基板的制备方法，其特征在于，包括：
在基底上形成阵列结构层；
通过同一次图案化工艺形成像素电极和反射层，所述像素电极和反射层之间设置有绝缘保护层；通过同一次图案化工艺形成像素电极和反射层包括：
在所述阵列结构层上依次沉积透明导电薄膜、绝缘保护薄膜和金属薄膜；
涂覆光刻胶，采用灰色调掩膜板对所述光刻胶进行曝光，显影后形成第一区域、第二区域和第三区域，所述第一区域的光刻胶被完全去除，所述第二区域的光刻胶具有第一厚度，所述第三区域的光刻胶具有第二厚度，所述第一厚度小于所述第二厚度；
通过第一次刻蚀工艺刻蚀掉所述第一区域的透明导电薄膜、绝缘保护薄膜和金属薄膜，形成所述像素电极；
通过灰化工艺去除所述第二区域的光刻胶；
通过第二次刻蚀工艺刻蚀掉所述第二区域的绝缘保护薄膜和金属薄膜，形成所述反射层。
10.根据权利要求9所述的制备方法，其特征在于，所述像素电极在基底上的正投影包含所述反射层在基底上的正投影，所述像素电极在基底上的正投影包含所述绝缘保护层在基底上的正投影，所述反射层在基底上的正投影与所述绝缘保护层在基底上的正投影重叠。
11.根据权利要求9所述的制备方法，其特征在于，通过第一次刻蚀工艺刻蚀所述第一区域的透明导电薄膜、绝缘保护薄膜和金属薄膜，包括：
通过第一次湿刻工艺刻蚀掉所述第一区域的金属薄膜；
通过第一次干刻工艺刻蚀掉所述第一区域的绝缘保护薄膜；
通过第二次湿刻工艺刻蚀掉所述第一区域的透明导电薄膜。
12.根据权利要求11所述的制备方法，其特征在于，所述第一次湿刻工艺的刻蚀液包括磷酸、乙酸和硝酸，刻蚀时间为60秒至80秒；所述第一次干刻工艺的刻蚀气体包括六氟化硫和氧气，刻蚀时间为10秒至30秒；所述第二次湿刻工艺的刻蚀液包括硫酸和硝酸，刻蚀时间为110秒至150秒。
13.根据权利要求9所述的制备方法，其特征在于，通过第二次刻蚀工艺刻蚀所述第二区域的绝缘保护薄膜和金属薄膜，包括：
通过第三次湿刻工艺刻蚀掉所述第二区域的金属薄膜；
通过第三次干刻工艺刻蚀掉所述第二区域的绝缘保护薄膜。
14.根据权利要求13所述的制备方法，其特征在于，所述第三次湿刻工艺的刻蚀液包括磷酸、乙酸和硝酸，刻蚀时间为40秒至60秒；所述第三次干刻工艺的刻蚀气体包括六氟化硫和氧气，刻蚀时间为10秒至30秒。
CN202110194050.8A 2021-02-20 2021-02-20 阵列基板及其制备方法、显示装置 Active CN115032838B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110194050.8A CN115032838B (zh) 2021-02-20 2021-02-20 阵列基板及其制备方法、显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110194050.8A CN115032838B (zh) 2021-02-20 2021-02-20 阵列基板及其制备方法、显示装置

Publications (2)

Publication Number Publication Date
CN115032838A CN115032838A (zh) 2022-09-09
CN115032838B true CN115032838B (zh) 2024-03-26

Family

ID=83118296

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110194050.8A Active CN115032838B (zh) 2021-02-20 2021-02-20 阵列基板及其制备方法、显示装置

Country Status (1)

Country Link
CN (1) CN115032838B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070001564A (ko) * 2005-06-29 2007-01-04 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치용 기판 및 그 제조방법
KR20070110165A (ko) * 2006-05-12 2007-11-16 엘지.필립스 엘시디 주식회사 감광성의 금속 패이스트를 이용한 액정표시장치용 어레이기판의 제조방법
CN203688942U (zh) * 2014-01-24 2014-07-02 京东方科技集团股份有限公司 半透半反式液晶显示面板及显示装置
CN109192704A (zh) * 2018-09-05 2019-01-11 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456619B (zh) * 2010-10-22 2014-01-15 京东方科技集团股份有限公司 阵列基板及其制造方法和液晶显示器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070001564A (ko) * 2005-06-29 2007-01-04 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치용 기판 및 그 제조방법
KR20070110165A (ko) * 2006-05-12 2007-11-16 엘지.필립스 엘시디 주식회사 감광성의 금속 패이스트를 이용한 액정표시장치용 어레이기판의 제조방법
CN203688942U (zh) * 2014-01-24 2014-07-02 京东方科技集团股份有限公司 半透半反式液晶显示面板及显示装置
CN109192704A (zh) * 2018-09-05 2019-01-11 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置

Also Published As

Publication number Publication date
CN115032838A (zh) 2022-09-09

Similar Documents

Publication Publication Date Title
US7553708B2 (en) Fabricating method for a liquid crystal display of horizontal electric field applying type
KR101221261B1 (ko) 액정 표시 장치용 어레이 기판 및 그 제조 방법
US9054195B2 (en) Array substrate, method for fabricating the same, and display device
EP2818917B1 (en) Array substrate for liquid crystal display and method of fabricating the same
US8703510B2 (en) Array substrate and a manufacturing method thereof
KR101002338B1 (ko) 금속 배선의 형성방법 및 이를 이용한 액정표시장치의제조방법
KR20070103810A (ko) 유기 반도체물질을 이용한 액정표시장치용 어레이 기판 및그 제조 방법
KR100866943B1 (ko) Ｔｆｔ 어레이 기판 및 그 제조 방법과, 이것을 사용한표시장치
US8576367B2 (en) Liquid crystal display panel device with a transparent conductive film formed pixel electrode and gate pad and data pad on substrate and method of fabricating the same
CN115032838B (zh) 阵列基板及其制备方法、显示装置
CN110989259B (zh) 阵列基板及其制备方法、显示装置
KR20080043969A (ko) Ｔｆｔ 어레이 기판 및 그 제조방법
KR100558713B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
KR100558717B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
KR100637061B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
JP2005266475A (ja) 半透過型液晶表示装置
KR20110018577A (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR101252480B1 (ko) 액정표시소자 및 그 제조방법
KR100769173B1 (ko) 금속배선층의 형성방법 및 이를 이용한 액정표시소자의 제조방법
KR20080070320A (ko) 표시 기판 및 이의 제조 방법
KR101250317B1 (ko) 액정표시장치용 어레이 기판 및 그 제조 방법
KR20080040117A (ko) 표시 기판의 제조 방법
KR20080086253A (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법
KR20050005669A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060080390A (ko) 박막 트랜지스터 기판 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant