CN1150325A - 半导体器件中cvd铝膜的制造方法 - Google Patents
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Abstract
在半导体器件中制造CVD铝膜的方法,它包括在复合核化层上形成CVD金属膜。此复合核化层包括有在溅射铝膜下的溅射钛膜。复合核化层与CVD金属膜都在惰性气氛下加工。加上它们所在高真空条件能避免在多层金属加工中使金属表面暴露于大气中的氧。这样制得的CVD金属膜显现出底层的溅射复合核化层的高反射度与低表面粗糙度。
Description
本发明一般涉及到半导体器件的制造方法,具体涉及到具有高反射度和低表面粗糙度的CVD(化学汽相淀积)金属层的制造方法。
随着集成电路器件的日益复杂,需要应用多层的金属互连件给集成电路中大量的元器件提供电连。集成电路装置之所以日趋复杂,部分是由于减小了器件的特征尺寸与特征间距。在所减小的特征尺寸中,有互连金属线的和用来使这些金属线相互作电接触并同基片中的器件区作电接触的通孔的宽度与间距。随着这种特征尺寸的减小,便引起了新的问题,而为了经济和可靠地生产半导体器件,这些问题必须解决。
器件特征尺寸的减小常导致通孔纵横比的加大。通孔的纵横比定义为孔深除以孔宽。随着通孔纵横比的增大,需要有新的使器件镀金属的方法,以在通孔中实现充分的底面覆盖。常规的CVD法无法提供具有充分共形性的金属膜来完全覆盖住高纵横比通孔的底面。此外,通常的物理汽相淀积(PVD)法或溅射工艺也不能在高纵横比的通孔中给其侧壁与底面提供合适的金属覆盖。为此,在超大规模集成(VLSI)器件中形成通孔的典型方法是,结合CVD法与平面化方法于通孔中形成耐高温金属塞。一旦形成了通孔塞后,就可以用通常的淀积技术如CVD与PVD在塞上淀积金属层。
尽管通孔塞法能有效地通过高纵横比的通孔形成金属互连,但这种方法复杂,还要求采用耐高温金属例如钨,而钨和通常用作金属互连件的铝合金则有不同的导电性。导电性能的差异由于电迁移和其它现象则会在金属互连结构中形成空隙。
当前用来改进金属互连和使相应工艺过程的复杂性最小化的方法包括PVD淀积的金属与CVD淀积的金属的组合。这种组合形式的优点在于,PVD淀积法给出了一种在介质表面上淀积核化层的方法。CVD法是各向同性的淀积方法,因而具有用来充填通孔的所需特性。但是,采用CVD淀积的金属的主要缺点是常规的CVD法带来的低反射度和高的表面粗糙度。低反射度和高的表面粗糙度则使之难以将高分辨率的光刻法用于为VLSI器件形成金属细线互连所必须的CVD淀积的金属层。
为了制得更有用的CVD淀积的金属膜,已开发了各种底层的PVD材料层用来与CVD淀积的金属膜结合。但是现有技术的底层PVD膜不能将上层的CVD淀积的金属膜的反射度与表面粗糙度改进到足以获得高分辨率、细线互连图案的程度。因此,仍然需要有用来制造具有高反射度与低表面粗糙度的改进的加工方法。
为实施本发明,提出了一种制造半导体器件中CVD铝膜的方法,其中所形成的CVD铝膜具有高的反射度和低的表面粗糙度。依据本发明的方法所形成的CVD淀积铝膜,可以由高分辨率的光刻技术图案化。在集成电路器件中形成细的金属互连导线。在本发明的一个实施例中,构成了一种上面有介质膜的基片。此基片置于惰性气体气氛中,在介质膜上溅射上钛膜。然后在基片保持于惰性气氛中时,在钛膜上溅射第一铝膜。在第一铝膜上形成CVD的第二铝膜,此第二铝膜与第一铝膜密切接触。本发明的上述工艺将第一铝膜的反射度与表面粗糙度传给整个第二铝膜,生成出具有高反射度和低表面粗糙度的CVD铝膜。
图1是用来实施本发明的多室型淀积设备的示意图;
图2-3以横剖面形式说明本发明的工序;
图4是依据本发明和依据现有技术形成的铝金属膜中反射度与膜厚关系的曲线图;和
图5是现有技术工艺中的和本发明工艺中的表面粗糙度相对于金属成分关系的曲线图。
须知为简明起见,图中所示的元器件未必是按比例绘制的。例如,某些元器件相互之间作了相对的扩大。此外,在认为是合适的条件下,图中以重复的标号指彼此对应的元器件。
本发明提供了具有高反射度(类镜面质量)和低表面粗糙度的金属膜的制造工艺或制造方法。本发明的制造工艺还提供了共形地淀积金属膜以充填具有高纵横比的孔的方法。依据本发明形成的金属膜可由高分辨率的光刻技术图案化,形成集成电路器件中的金属导线。此外,本发明提供的有一定高度的金属台阶式的覆盖不需将耐高温金属塞用于多层次金属器件中。通过形成一种可在其上形成金属互连件的复合核化层,可以改进反射度与低的表面粗糙度。下面将描述最佳方法的实施例,其中的所有工序都是真空中和在惰性气氛下进行的,通过这方面的说明当可更全面地理解本发明的优点。
图1是用来实施本发明的有代表性的加工设备10的示意图。加工设备10包括一个为一批加工室环绕的转运室12。设置有一负载用闸室14,可相对于转运室12运进和运出半导体晶片。转运室12内有一晶片输送机构16,用来将半导体基片转运到转运室12周围的各个加工室。
在图1的示意图中,第一加工室18处在顺时针走向与负载用闸室14相邻处。第二、三、四加工室20、22与24则依序顺时针走向从第一加工室18起与转运室12相邻。所有加工室都可通过位于各个加工室与转运室12间壁部上的真空密封门(未示明)。晶片输送机构16可以转动而同各加工室对准,以把半导体晶片转运到加工室和负载用闸室14中。加工设备10中的各个室可以通过对各个室安装的真空管道和独立的真空泵(未示明)独立地抽真空。此外,各个加工室可根据需要独立地供应处理气体(未示明)去执行计划中的工艺过程。
这种围绕中央转运室排列多个加工室的结构可使半导体基片从一个加工室转运到下一个加工室时不会暴露到环境大气条件下。这是本发明的一个重要方面,因为一般用来制造半导体器件的多种金属会迅速同环境气氛中的氧气反应,在暴露的金属表面上形成氧化物层。在暴露的金属表面上形成氧化物层是有害的,因为氧化物层会阻碍新的金属层在先前形成的已暴露的金属表面上核化。此外,通常用于半导体制造的金属氧化物是不导电的,它们的形成会在器件制造中形成的金属连合处加大电阻。
图2以横剖图示明了已进行了本发明中几道工序的半导体基片25的一部分。在半导体基片25上叠置着介质膜,半导体基片25有一表面部分30经由孔28暴露。为便于说明,半导体基片25的横剖图已大大简化。本发明打算在用于半导体器件加工各个阶段的各种介质材料中形成孔28。此外,尽管在图中将半导体基片25表示为连续体,但是是计划用此半导体基片25来普遍表示半导体器件制造中许多不同阶段的半导体器件。例如介质膜26可以是镀到晶体管与电容器等之上的形成在半导体器件第一导电层中的第一介质膜,或者可以是形成在覆盖在许多晶体管器件、电容器件、电阻等的第一金属膜上的各层间的介质(ILD)膜。此外,孔28可以是暴露一部分单晶硅基片的孔,或可以是形成于单晶硅体中的耐高温金属硅化物区等。再有,表面部分30可以是用来在多层金属膜之间形成通孔的图案化金属导线的一部分。
如图3所示,在形成了孔28之后,再形成复合核化层32并叠置到介质膜26与表面部分30之上。复合核化层32包括溅射的钛膜34和上覆的溅射的铝膜36。
复合核化层32构成了具有高反射度和低表面粗糙度的上覆介质膜26和孔28的表面。根据本发明,复合核化层32用来使形成的铝金属膜38,最好是由CVD法形成的铝金属膜38核化。在CVD过程中,铝原子依相续的膜层附着于核化层32的表面上。生成出铝金属膜38,而复合核化层32的高反射度和低表面粗糙度即传给整个铝金属膜38。在完成CVD过程后,铝金属膜38显示出与底下的复合核化层32相同的高反射度与低表面粗糙度。此外,由于CVD法的各向同性淀积特点,孔28便为化学汽相淀积的金属完全填满。
铝金属膜38的高分辨率与低表面粗糙度,允许将高分辨率的光刻技术用来使铝金属膜38图案化为互连复杂集成电路各功能元件的细金属导线。此外,本发明的方法得以完全充填高纵横比的孔例如孔38而在多层金属器件间形成金属互连。
复合核化层32能将它的表面性质传给上覆的CVD淀积金属层的能力,取决于各金属层在惰性的高真空的环境下的完善加工。现在对照图1所示的加工设备来说明最佳的制造方法。在形成孔28后,将半导体基片25通过负载用闸室14送入转运室12。在第一加工室中进行初始蚀刻加工,从表面部分除去氧化物。初始蚀刻加工不一定是必需的,这应依据要制造的具体电连结构确定。随后由晶片输送机构16将半导体基片25转运到第二加工室20,由PVD法在半导体基片25上淀积钛膜34。在一最佳实施例中,钛膜34是在温度低于约200℃下溅射成约200-500埃。
继续上述过程,用晶片输送机构16将半导体基片25从第二加工室20转运到第三加工室22。在第三加工室22中,于钛膜34上经PVD法淀积铝膜36。在一最佳实施例中,铝膜36是溅射成的铝铜合金膜,其中含有0.5-2.0%(重量)的铜。重要的是要注意到,是用PVD法在半导体基片25的所有全部表面上再次淀积上具有均匀厚度的共形金属膜。在一最佳实施例中,铝膜36溅射成厚约400-600埃。
在最后的淀积工序中,半导体基片25从第三加工室22转送到第四加工室24中。在第四加工室24中,进行CVD法淀积,将铝金属膜38淀积到复合核化层32上。完成了CVD淀积工序后,半导体基片25即通过负载用闸室14返回到封圈的环境中。
重要的是应注意到,在前述多层金属淀积过程的所有阶段,半导体基片25是保持在高真空条件下,此外在PVD淀积室中是在惰性气氛条件下。通过在高真空条件下进行所有的淀积工序与转运工序,就能避免在任何暴露的金属表面上形成氧化物层。通过防止了形成氧化物,就能在本发明的多步金属淀积工程中使各金属层始终保持新鲜的表面。
在第二与第三加工室20与22中进行的PVD过程可以由多种溅射方法完成。例如可以在加工压力为1-20毫乇下,应用100-20000瓦加靶功率和从0至约500℃的不等温度条件,由常规的溅射方法淀积了钛膜34与铝膜36。最好是在氩环境气氛中进行这一溅射过程。此外也可采用氙或氪气体环境。再有,溅射系统可以是在400千赫至60兆赫的线圈频率和0至600兆赫的基准频率下工作的感应耦合等离子体(ICP)溅射装置。为ICP装置中的靶提供约500-20000瓦的RF功率,加工室在温度约20-500℃时保持在5-100毫乇的压力下。此外,可以用电子回旋谐振(ECR)溅射法,由磁性线圈产生约875高斯的磁通密度,在约2.45千兆赫下工作。ECR溅射法是在室压约0.2-约5.0微乇和温度在0-400℃下进行。又,微波功率输入是从约50-2000瓦RF功率。
用来形成铝金属膜38的CVD法最好是在室压从约500毫乇至约60乇,温度从约215至约325℃下进行。最好是在第四加工室24中用金属母体二甲基氢铝(DMAH)来淀积铝膜。或者也可用其它母体,例如三异丁基铝、三甲基铝、二甲基铝烷、三乙基铝、铝的一氧化物,等等。此外,所有上述母体都可以与各种浓度的铜合成为铝铜合金。
图4是现有技术的三种方法和本发明的方法下反射度相对于铝膜厚度的曲线图。纵轴的分度数表示在波长480nm下相对于纯单晶硅参考基准测得的反射度。横纵表示与本发明相比较的现有技术的以及本发明本身的在各种核化层上由CVD法淀积的铝膜厚度。反射度的测量是用加州Santa Clara市Prometrix公司制造的FT750型反射计测量的。曲线40、42与44表示现有技术的三种不同工艺下反射度相对于化学汽相淀积的铝膜厚度的函数关系。作为比较,曲线46表示本发明的方法下反射度相对于化学汽相沉积的铝膜厚度的函数关系。
曲线40表示在钛与氮化钛底下的复合层上化学汽相淀积的铝膜的反射特性。钛的厚度为400埃,氮化钛的厚度为800埃。曲线42表示在1000埃厚的溅射铝膜上化学汽相沉积的铝膜的反射特性,曲线44表示在400埃厚钛膜上的化学汽相淀积的铝膜的反射特性。如图4中的曲线图所示,依据本发明形成的化学汽相淀积膜与各种现有技术的方法相比,显著地提高了反射度。曲线46所示的反射度数据取自的化学汽相淀积的铝膜是在以500埃厚溅射铝膜为底层的400埃厚的复合核化层之上。
图5所示为现有技术方法的以及作为对比的本发明方法的CVD铝膜的表面粗糙度相对于底层金属成分的关系。纵轴以纳米表示表面轮廓的均方根(RMS)组。横轴表示图4所示现有技术三种方法的以及本发明方法的数据点。表面轮廓是用加州Santa Barbara市Digita1Instruments公司制的纳秒示波器III型原子力显微镜取得的。
图5所示现有技术的金属成分与图4中所示的一致。例如数据点48表示由CVD法淀积于在400埃厚钛膜上面的800埃厚氮化钛底膜之上的铝膜表面粗糙度的均方根值。数据点50表示在400埃厚钛膜上的CVD法淀积的铝膜表面粗糙度,而数据点52则表示在1000埃厚溅射铝膜上的CVD淀积的铝膜表面粗糙度的均方根值。本发明的方法的表面粗糙度均方根值则由数据点54表示。从图5中的图象可以看出,据本发明制出的铝膜其表面粗糙度显著小于据现有技术所形成的铝膜的表面粗糙度。
内行的人当可认识到本发明的一个鲜明优点就是,能在高纵横比的通孔中制造铝膜用于多层金属器件的互连金属膜,而毋需形成耐高温金属的塞例如钨塞。这样就可从多方面有利于在VLSI集成电路中形成接触。由于不必形成钨金属塞就能大大减少多层金属加工的复杂性。本发明的接合方法可直接用铝来充填高纵横比的通孔而不需进行多道处理工序来在通孔中形成耐高温金属塞。此外,依据本发明可以形成低表面粗糙度和高反射度的铝金属膜,这样就能采用细线条的光刻技术,使化学汽相淀积的金属膜图案化成具有极小特征尺寸的互连。
由此可知,本发明提出了一种能在半导体器件中制造CVD铝膜来完全实现前述优点的方法。尽管对本发明业已参照其图示的具体实施例作了说明,但这并不意味着本发明局限于这些图示的实施例。熟悉本项技术的人可知,在不脱离本发明的精神的前提下是可以作出种种变更的。例如由本发明的方法可以形成不同的铝金属合金膜,例如铝-硅膜和铝-硅-铜膜等。为此应该认为,属于后附权利要求书管辖范围内的所有变动与更改形式以及它们的等效形式,都是包括在本发明之内。
Claims (10)
1.在半导体器件中制造CVD铝膜的方法,特征在于此方法包括下述工序:
提供上面有介质膜的基片;
将此基片置于惰性气氛中;
于此惰性气氛中在前述介质膜上溅射钛膜;
于此惰性气氛中在上述钛膜上溅射第一层铝膜;
于此惰性气氛中在第一层铝膜上化学汽相淀积第二层铝膜;
其中的第二层铝膜与第一层铝膜密切接触。
2.如权利要求1所述方法,其中所述将基片置于惰性气氛中的工序的特征是,此基片是置于选自氩、氪与氙这组气体中的一种的气氛中。
3.如权利要求1所述方法,其中所述溅射钛膜的工序的特征是溅射钛膜至第一厚度,而所述溅射第一层铝膜工序的特征是溅射一层铝膜至第二厚度,其中此第一厚度小于第二厚度。
4.如权利要求1所述方法,特征在于此方法还包括下述步骤:
在上述将基片置于惰性气氛中的工序之前于介质膜上形成孔,
其中此孔的特征是具有基本上垂直的侧壁和一底面,
前述第一层铝膜覆盖于侧壁和底面上,而前述第二层铝膜则充填上述的孔。
5.如权利要求1所述方法,其中所述溅射第一层铝膜工序的特征是溅射铝-铜合金膜。
6.在半导体器件中制造CVD金属膜的方法,特征在于此方法包括下述工序:
提供具有一表面的基片;
将此基片置于惰性气氛中;
在此惰性气氛中于基片上溅射钛膜;
在此惰性气氛中于钛膜上溅射第一金属成分的核化层,此核化层的特征是具有第一晶体取向;以及
在所述核化层上化学汽相淀积前述第一金属成分的金属膜,这层金属膜与核化层紧密接触,且此金属膜的特征是具有第一晶体取向。
7.如权利要求6所述方法,特征在于:所述第一金属成份是从极纯的铝和铝-铜合金中选取。
8.在半导体器件中制造CVD铝膜的方法,特征在于此方法包括下述工序:
设置一种淀积设备,它有多个与一共用的转运室相邻的淀积室,其中各个进行溅射的淀积室保持于惰性气氛之下,而共用的转运室则保持在真空下;
将基片置于第一淀积室内而于此基片上溅射钛膜;
通过前述转运室将基片转运到第二淀积室中;
在钛膜上溅射第一层铝膜;
通过前述转运室将基片转运到第三淀积室中,以及
在第一层铝膜上化学汽相淀积上第二层铝膜,第二层铝膜与第一层铝膜紧密接触。
9.如权利要求8所述方法,特征在于此方法还包括下述步骤:
于基片上形成介质膜,然后在将基片置放于惰性气氛之前于此介质膜中形成孔,
其中所述的孔的特征是具有基本上垂直的侧壁和一底面。
10.如权利要求9所述方法,其中所述溅射第一层铝膜的特征是:溅射第一层铝膜来覆盖上述孔的侧壁与底面,而其中所述溅射第二层铝膜的特征是溅射第二层铝膜来充填上述的孔。
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