CN115020347A - 半导体结构及其制备方法 - Google Patents
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Abstract
本申请涉及一种半导体结构及其制备方法。该制备方法包括：提供衬底；于所述衬底内形成离子注入区；所述离子注入区的上表面与所述衬底的上表面具有间距；于所述衬底内形成初始字线沟槽；所述初始字线沟槽自所述衬底的上表面延伸至所述离子注入区内；对所述初始字线沟槽进行拓宽处理，以形成所述字线沟槽；所述字线沟槽底部的宽度大于所述字线沟槽的最小宽度。本申请的半导体结构的制备方法，通过在衬底内形成离子注入区，使得在形成初始字线沟槽之后，能够对初始字线沟槽进行拓宽处理形成字线沟槽，从而能够增大所形成的字线沟槽底部截面积，并减小在后续制程中所形成的字线的电阻，避免器件功耗的增加和RC延迟的恶化。
Description
技术领域
本申请涉及半导体制造技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体存储器件(例如动态随机存取存储器Dynamic Random AccessMemory，简称DRAM)变得高度集成，单位单元在半导体衬底上的面积会相应地逐渐缩小，包含在金属氧化物半导体(MOS)晶体管中的沟道长度也会逐渐减小，沟道长度的减小易造成短沟道效应的产生。
为了维持半导体存储器件的高度集成，当前主流的DRAM工艺中，存储单元晶体管采用埋入式字线(Buried Wordline，简称BW)MOS可以在一定程度上降低短沟道效应从而减少器件漏电现象。
然而，随着存储单元尺寸缩小，BW沟槽尺寸也会随之缩小，进而填入BW沟槽的金属截面积也会减小；这就会导致字线(Wordline，简称WL)电阻增高，造成更多功耗，加剧由电阻(R)寄生电容(C)充放电过程引起的信号延迟(简称RC延迟)。
发明内容
基于此，有必要针对现有技术中的不足之处，提供一种半导体结构及其制备方法。
一方面，本申请提供了一种半导体结构的制备方法，包括：
提供衬底；
于所述衬底内形成离子注入区；所述离子注入区的上表面与所述衬底的上表面具有间距；
于所述衬底内形成初始字线沟槽；所述初始字线沟槽自所述衬底的上表面延伸至所述离子注入区内；
对所述初始字线沟槽进行拓宽处理，以形成所述字线沟槽；所述字线沟槽底部的宽度大于所述字线沟槽的最小宽度。
在其中一个实施例中，于所述衬底内注入氟离子或硼离子，以形成所述离子注入区。
在其中一个实施例中，所述离子注入区的离子浓度为1×1017cm3～1×1022cm3；
所述离子注入区与所述衬底的上表面的距离为100nm～200nm。
在其中一个实施例中，对所述初始字线沟槽进行拓宽处理，以形成所述字线沟槽，包括：
采用原位生长工艺，于所述初始字线沟槽的侧壁及底部形成牺牲介质层；位于所述离子注入区内的所述牺牲介质层的厚度大于其余的所述牺牲介质层的厚度；
去除所述牺牲介质层，以形成所述字线沟槽。
在其中一个实施例中，形成所述字线沟槽之后，所述半导体结构的制备方法还包括：
于所述衬底内进行第一导电类型的离子注入，以消除所述离子注入区，并形成第一掺杂区域；所述第一掺杂区域的底部低于所述字线沟槽的底部，且所述第一掺杂区域的顶部高于所述字线沟槽的底部；
于所述衬底内进行第二导电类型的离子注入，以形成第二掺杂区域；所述第二掺杂区域位于所述第一掺杂区域的上方，并延伸至所述衬底的上表面；所述字线沟槽贯穿所述第二掺杂区域并延伸至所述第一掺杂区域内；所述第一掺杂区域为第一导电类型的掺杂区域，所述第二掺杂区域为第二导电类型的掺杂区域；
于所述字线沟槽的侧壁及底部形成栅氧化层；
于所述栅氧化层的表面形成字线导电层；所述字线导电层的顶部低于所述字线沟槽的顶部；
于所述字线沟槽内形成填充介质层；所述填充介质层位于所述字线导电层的顶部，且至少填充满所述字线沟槽。
在其中一个实施例中，所述第一导电类型为P型；所述第二导电类型为N型。
在其中一个实施例中，所述第一掺杂区域内的离子浓度为1×1016cm3～1×1020cm3；所述第二掺杂区域内的离子浓度为1×1016cm3～1×1020cm3。
在其中一个实施例中，所述离子注入区为第一掺杂区域；于所述衬底内形成离子注入区之前，所述半导体结构的制备方法还包括：
于所述衬底内形成第二掺杂区域；所述第二掺杂区域位于所述第一掺杂区域的上方，并延伸至所述衬底的上表面；所述初始字线沟槽贯穿所述第二掺杂区域并延伸至所述第一掺杂区域内；所述第一掺杂区域为第一导电类型的掺杂区域，所述第二掺杂区域为第二导电类型的掺杂区域。
在其中一个实施例中，所述对所述初始字线沟槽进行拓宽处理，以形成所述字线沟槽，包括：
采用湿法刻蚀溶液对所述初始字线沟槽进行湿法刻蚀，以得到所述字线沟槽；所述湿法刻蚀溶液对所述第一掺杂区域内的部分所述初始字线沟槽的刻蚀速率大于对所述第二掺杂区域内的部分所述初始字线沟槽的刻蚀速率。
在其中一个实施例中，所述第一导电类型为P型；所述第二导电类型为N型；所述湿法刻蚀溶液包括氨水和双氧水的混合液。
在其中一个实施例中，所述第一掺杂区域的离子浓度为1×1016cm3～1×1020cm3；所述第二掺杂区域内的离子浓度为1×1016cm3～1×1020cm3；
所述第一掺杂区域与所述衬底的上表面的距离为100nm～200nm。
在其中一个实施例中，形成所述字线沟槽之后，所述半导体结构的制备方法还包括：
于所述字线沟槽的侧壁及底部形成栅氧化层；
于所述栅氧化层的表面形成字线导电层；所述字线导电层的顶部低于所述字线沟槽的顶部；
于所述字线沟槽内形成填充介质层；所述填充介质层位于所述字线导电层的顶部，且至少填充满所述字线沟槽。
另一方面，本申请还提供了一种半导体结构，包括：
衬底；所述衬底内设有第一掺杂区域及第二掺杂区域，所述第二掺杂区域自所述衬底的上表面延伸至所述衬底内；所述第一掺杂区域位于所述第二掺杂区域的下方；所述第一掺杂区域为第一导电类型的掺杂区域，所述第二掺杂区域为第二导电类型的掺杂区域；
字线沟槽；所述字线沟槽贯穿所述第二掺杂区域，且延伸至所述第一掺杂区域内，所述字线沟槽底部的宽度大于所述字线沟槽的最小宽度。
在其中一个实施例中，所述第一掺杂区域内的离子浓度为1×1016cm3～1×1020cm3；所述第二掺杂区域内的离子浓度为1×1016cm3～1×1020cm3；
所述第一导电类型为P型；所述第二导电类型为N型；
所述第一掺杂区域与所述衬底的上表面的距离为100nm～200nm。
在其中一个实施例中，所述半导体结构还包括：
栅氧化层，位于所述字线沟槽的侧壁及底部；
字线导电层，位于所述栅氧化层的表面，且所述字线导电层的顶部低于所述字线沟槽的顶部；
填充介质层，位于所述字线导电层的顶部，且至少填充满所述字线沟槽。
本申请的半导体结构及其制备方法，至少具有如下有益效果：
本申请的半导体结构的制备方法，通过在衬底内形成离子注入区，使得在形成初始字线沟槽之后，能够对初始字线沟槽进行拓宽处理形成字线沟槽，从而能够增大所形成的字线沟槽底部截面积，并减小在后续制程中所形成的字线的电阻，避免器件功耗的增加和RC延迟的恶化。
本申请的半导体结构，具有底部截面积较大的字线沟槽，这样能够减小在后续制程中所形成的字线的电阻，避免器件功耗的增加和RC延迟的恶化。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种埋入式字线工艺中，通过干法刻蚀形成埋入式字线山形沟槽后所得结构的截面结构示意图；
图2为一种埋入式字线工艺中，形成字线结构后所得结构的截面结构示意图；
图3为本申请其中一个实施例提供的半导体结构的制备方法的流程图；
图4为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S1所得结构的截面结构示意图；
图5为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S2所得结构的截面结构示意图；
图6为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S3所得结构的截面结构示意图；
图7为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S4的流程图；
图8为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S401所得结构的截面结构示意图；
图9为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S402所得结构的截面结构示意图；
图10为本申请其中一个实施例提供的半导体结构的制备方法中，在形成字线沟槽之后的流程图；
图11为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S512所得结构的截面结构示意图；
图12为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S513所得结构的截面结构示意图；
图13为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S515所得结构的截面结构示意图；图13亦为本申请其中一个实施例提供的半导体结构的截面结构示意图；
图14为本申请其中一个实施例提供的半导体结构的制备方法中，在衬底内形成第二掺杂区域所得结构的截面结构示意图；
图15为本申请另一个实施例提供的半导体结构的制备方法中，步骤S3所得结构的截面结构示意图。
附图标记说明：
1'、衬底；132'、栅氧化层；133'、金属；134'、填充介质层；1、衬底；11、离子注入区；12、初始字线沟槽；13、字线沟槽；131、牺牲介质层；132、栅氧化层；133、字线导电层；134、填充介质层；141、第一掺杂区域；142、第二掺杂区域。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“位于…上方”其它元件或层时，其可以直接地在其它元件或层上，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一、第二等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂区域称为第二掺杂区域，且类似地，可以将第二掺杂区域称为第一掺杂区域；第一掺杂区域与第二掺杂区域为不同的掺杂区域，譬如，第一掺杂区域可以为第一导电类型的掺杂区域且第二掺杂区域可以为第二掺杂区域为第二导电类型的掺杂区域；或第一掺杂区域可以为第二掺杂区域为第二导电类型的掺杂区域且第二掺杂区域可以为第一导电类型的掺杂区域。
空间关系术语例如“位于…下方”、“位于…上方”，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“位于其它元件下方”将取向为在其它元件或特征“上”。因此，示例性术语“位于…上方”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。
为了维持半导体存储器件的高度集成，当前主流的DRAM工艺中，存储单元晶体管采用埋入式字线可以在一定程度上降低短沟道效应从而减少器件漏电现象。
在DRAM埋入式字线工艺中，如图1所示，通常先使用干法刻蚀在衬底1'内形成岛状结构；然后再通过干法刻蚀形成埋入式字线山形沟槽；之后进行热氧化工艺形成栅氧化层132'，再由下至上依次沉积金属133'及填充介质层134'，以形成字线结构，如图2所示。
然而，随着存储单元尺寸缩小，埋入式字线沟槽尺寸也会随之缩小，进而填入埋入式字线沟槽的金属截面积也会减小；这就会导致字线电阻增高，造成更多功耗，加剧RC延迟。
针对现有技术中的不足之处，本申请根据一些实施例，提供一种半导体结构的制备方法。
请参阅图3，在其中一个实施例中，该制备方法可以包括如下步骤：
S1：提供衬底。
S2：于衬底内形成离子注入区；离子注入区的上表面与衬底的上表面具有间距。
S3：于衬底内形成初始字线沟槽；初始字线沟槽自衬底的上表面延伸至离子注入区内。
S4：对初始字线沟槽进行拓宽处理，以形成字线沟槽；字线沟槽底部的宽度大于字线沟槽的最小宽度。
本申请的半导体结构的制备方法，通过在衬底内形成离子注入区，使得在形成初始字线沟槽之后，能够对初始字线沟槽进行拓宽处理形成字线沟槽，从而能够增大所形成的字线沟槽底部截面积，并减小在后续制程中所形成的字线电阻，因此可以降低器件功耗和减小RC延迟。
下面结合图4至图15对本申请涉及的半导体结构的制备方法进行更详细的说明。
对于步骤S1，如图4所示，提供衬底1。
本申请对于衬底1的材质并不做具体限定。作为示例，衬底1可以包括但不限于硅衬底、蓝宝石衬底、玻璃衬底、碳化硅衬底、氮化镓衬底或砷化镓衬底等等中的任意一种或几种；也就是说，衬底1的材质可以包括但不限于硅、蓝宝石、玻璃、碳化硅、氮化镓或砷化镓等等中的任意一种或几种。
在一些可能的实施例中，在步骤S1之前，该制备方法还可以包括对初始衬底进行刻蚀，以形成如图4所示的岛状结构的步骤。本申请对于刻蚀初始衬底的方式并不做具体限定；作为示例，可以采用但不仅限于干法刻蚀的方式对初始衬底进行刻蚀。
对于步骤S2，如图5所示，于衬底1内形成离子注入区11。具体的，离子注入区11的上表面应当与衬底1的上表面具有间距。
本申请对于离子注入区11的离子浓度亦不做具体限定。作为示例，离子注入区11的离子浓度可以为1×1017cm3～1×1022cm3；譬如，离子注入区11的离子浓度可以为1×1017cm3、1×1018cm3、1×1019cm3、1×1020cm3、1×1021cm3或1×1022cm3等等。
本申请对于离子注入区11与衬底1上表面之间的距离大小亦不做限定。作为示例，离子注入区11与衬底1的上表面的距离可以为100nm～200nm；譬如，离子注入区11与衬底1的上表面的距离可以为100nm、125nm、150nm、175nm或200nm。
对于步骤S3，如图6所示，于衬底1内形成初始字线沟槽12。具体的，初始字线沟槽12应当自衬底1的上表面延伸至离子注入区11内。
本申请对于形成初始字线沟槽12的方式并不做具体限定。作为示例，可以采用但不仅限于干法刻蚀的方式于衬底1内形成初始字线沟槽12。
作为示例，于硅衬底内形成初始字线沟槽12的步骤可以采用如下方式进行，比如：使用四氟化碳(CF4)作为刻蚀气体对硅衬底进行干法刻蚀，四氟化碳在电容耦合等离子体(CCP)或电感耦合等离子体(ICP)中解离成三氟甲基(CF3)和氟(F)中性基团。这些氟中性基团因电子不饱和而具有较高的反应活性，进而非常容易地与硅衬底发生反应，形成具有挥发特性的四氟化硅(SiF4)，最终形成初始字线沟槽12。
本申请对于初始字线沟槽12的宽度并不做具体限定。在其中一个实施例中，在步骤S2中形成的初始字线沟槽12的宽度可以为后续制程中形成的字线沟槽13的宽度的1/3～2/3；譬如，在步骤S2中形成的初始字线沟槽12的宽度可以为后续制程中形成的字线沟槽13的宽度的1/3、1/2或2/3等等。
同时，本申请对于初始字线沟槽12的深度亦不做具体限定。在其中一个实施例中，可以使初始字线沟槽12的底部位于离子注入区11内。
对于步骤S4，请结合图8至图9，对初始字线沟槽12进行拓宽处理，以形成字线沟槽13。具体的，字线沟槽13底部的宽度d1应当大于字线沟槽13的最小宽度d2。在一些实施例中，字线沟槽13的最小宽度还可以为字线沟槽13上部(字线沟槽13的底部上方的区域)的宽度，例如字线沟槽13上部为矩形状。
本申请对于对初始字线沟槽12进行拓宽处理的方式并不做具体限定。请参阅图7，在其中一个实施例中，步骤S4可以包括如下步骤：
S401：如图8所示，采用原位生长工艺，于初始字线沟槽12的侧壁及底部形成牺牲介质层131；具体的，位于离子注入区11内的牺牲介质层131的厚度应当大于其余的牺牲介质层131的厚度。
S402：如图9所示，去除牺牲介质层131，以形成字线沟槽13。
在步骤S401中，本申请对于形成牺牲介质层131的原位生长工艺的方式并不做具体限定。
可以理解，当衬底1包括硅衬底时，刻蚀形成初始字线沟槽12后，裸露出来的初始字线沟槽12的侧壁及底部应当包括硅(Si)。作为示例，于初始字线沟槽12的侧壁及底部形成牺牲介质层131的步骤，可以采用如下方式进行，比如：通过热氧化(例如干氧氧化或湿氧氧化)工艺，将刻蚀后裸露出来的硅氧化成二氧化硅(SiO2)，以形成牺牲介质层131。
由于位于离子注入区11内的初始字线沟槽12中的硅反应速率较快，则能够消耗更多的硅，使得所形成的位于离子注入区11内的牺牲介质层131的厚度大于其余的牺牲介质层131的厚度。
本申请对于离子注入区11内注入离子的种类并不做具体限定。作为示例，可以通过向衬底1内注入氟离子来形成离子注入区11。其中，向衬底1内注入氟离子能够降低硅元素与氧(O)元素的活化能，形成与Si-Si键相比活性更低的Si-F键，也就是Si-F键更容易被打断，也就是氧气更加打断Si-F，形成Si-O键。因此所形成的离子注入区11氧化速率更快，能够消耗更多的硅，有助于提升形成较厚的牺牲介质层131。
作为示例，向衬底1内注入氟离子以形成离子注入区11的步骤可以采用如下方式进行，比如：使用三氟化硼(BF3)作为离子源，将三氟化硼电离后经电场加速进入质量分析器；利用质量分析器的磁场，将氟离子(F+或F++)分选出来，在经过加速器使氟离子能量达到120KeV，在与衬底1的上表面的距离为100nm～200nm深度的区域形成掺杂浓度为1×1017cm3～1×1022cm3的离子注入区11。
在步骤S402中，本申请对于去除牺牲介质层131的方式并不做具体限定。作为示例，可以采用但不仅限于湿法刻蚀工艺去除牺牲介质层131。
同时，本申请对于步骤S402中使用的湿法刻蚀溶液的种类亦不做具体限定。作为示例，可以采用但不限于稀释的氢氟酸(Diluted Hydrofluoric Acid，简称DHF)或缓冲氧化硅刻蚀溶液(简称BOE)将牺牲介质层131全部去除。
下面请参阅图10，在其中一个实施例中，该制备方法在形成字线沟槽13之后，还可以包括如下步骤
S511：于衬底1内进行第一导电类型的离子注入，以消除离子注入区11，并形成第一掺杂区域141；具体的，第一掺杂区域141的底部应当低于字线沟槽13的底部，且第一掺杂区域141的顶部应当高于字线沟槽13的底部。
S512：于衬底1内进行第二导电类型的离子注入，以形成第二掺杂区域142；具体的，如图11所示，第二掺杂区域142应当位于第一掺杂区域141的上方，并延伸至衬底1的上表面；同时，字线沟槽13应当贯穿第二掺杂区域142，并延伸至第一掺杂区域141内；其中，第一掺杂区域141为第一导电类型的掺杂区域，第二掺杂区域142为第二导电类型的掺杂区域。
S513：如图12所示，于字线沟槽13的侧壁及底部形成栅氧化层132。
S514：于栅氧化层132的表面形成字线导电层133；具体的，字线导电层133的顶部应当低于字线沟槽13的顶部。
S515：于字线沟槽13内形成填充介质层134；具体的，如图13所示，填充介质层134应当位于字线导电层133的顶部，且至少填充满字线沟槽13。
本申请对于形成栅氧化层132的方式并不做具体限定。作为示例，可以采用但不限于自由基氧化工艺、化学气相沉积工艺(Physical Vapor Deposition，PVD)，化学气相沉积工艺(Chemical Vapor Deposition，CVD)、流体化学气相沉积(Flowable Chemical VaporDeposition，FCVD)工艺、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺或原子层沉积工艺等等中的任意一种方式于字线沟槽13的侧壁及底部形成栅氧化层132。
同时，本申请对于栅氧化层132的材质亦不做具体限定。作为示例，栅氧化层132可以包括但不限于二氧化硅层、高k电介质材料层或其他电介质材料层等等中的任意一种或几种；也就是说，栅氧化层132的材质可以包括但不限于二氧化硅、高k电介质材料或其他电介质材料等等中的任意一种或几种。
作为示例，可以利用850℃～1050℃的自由基氧化工艺形成栅氧化层132；譬如，可以利用850℃、900℃、950℃、1000℃或1050℃等等自由基氧化工艺形成栅氧化层132。氧中性自由基团(O*)或氢氧中性自由基团(OH*)是氢气(H2)和氧气(O2)反应生成水过程中的中间产物，由于核外电子不饱和因而具有更强的化学活性，自由基在可以将较弱的化学键打断然后形成更强的化学键，因此能够获得更高质量的栅氧化层132。
作为示例，在采用自由基氧化工艺形成栅氧化层132的过程中，可以将反应压力控制在20Torr以内，低压可使气体分子的平均自由程更长，这样能够获得较长的自由基寿命。
本申请对于形成字线导电层133的方式并不做具体限定。作为示例，可以采用但不仅限于化学气相沉积工艺、化学气相沉积工艺、流体化学气相沉积工艺、高密度等离子沉积工艺、等离子体增强沉积工艺或原子层沉积工艺等等中的任意一种或几种于栅氧化层132的表面形成字线导电层133。
作为示例，于栅氧化层132的表面形成字线导电层133的步骤，可以采用如下方式进行，比如：于栅氧化层132的表面形成字线导电材料层；回刻部分字线导电材料层，以形成字线导电层133。
同时，本申请对于字线导电层133的材质亦不做具体限定。作为示例，字线导电层133的材质可以包括但不限于氮化钛(TiN)、钛(Ti)、硅化钨(Si2W)或钨(W)等等中的任意一种或几种。
作为示例，于栅氧化层132的表面形成字线导电层133的步骤，还可以采用如下方式进行，比如：使用台阶覆盖较好的化学气相沉积工艺沉积钨金属以字线导电材料层，此过程中反应气体可以包括但不限于硅烷(SiH4)和六氟化钨(WF6)；然后使用干法刻蚀的方法回刻字线导电材料层，此过程中刻蚀气体可以使用但不仅限于六氟化硫。
本申请对于形成填充介质层134的形式并不做具体限定。作为示例，可以通过但不限于化学气相沉积工艺或化学气相沉积工艺中的任意一种于字线沟槽13内形成填充介质层134。
本申请对于填充介质层134的材质亦不做具体限定。作为示例，填充介质层134的材质可以包括但不仅限于二氧化硅、氮化硅(Si3N4)或氮氧化硅(SiON)等等中的一种或几种。
作为示例，于字线沟槽13内形成填充介质层134的步骤可以采用如下方式进行，比如：使用化学气相沉积的方法，利用六氯乙硅烷(Si2Cl6，简称HCD)或二氯硅烷(SiH2Cl2，简称DCS)与氨气(NH3)反应，以形成氮化硅作为填充介质材料层；再经过化学机械平坦化(Chemical Mechanical Polishing，简称CMP)形成填充介质层134。
在本申请中，第一导电类型可以为P型；此时第二导电类型应当为N型。
作为示例，形成P型的第一掺杂区域141的步骤，可以采用如下方式进行，比如：使用三氟化硼离化产生的硼离子(B+)作为离子源，通过离子注入工艺形成掺杂硼离子的P型第一掺杂区域141。
作为示例，形成N型的第二掺杂区域142的步骤，可以采用如下方式进行，比如：使用磷(P)蒸汽离化产生的磷离子(P+)为离子源，通过离子注入工艺在第一掺杂区域141的上方形成掺杂磷离子的N型第二掺杂区域142。
本申请对于第一掺杂区域141内的离子浓度大小，以及第二掺杂区域142内的离子浓度大小均不做具体限定。作为示例，第一掺杂区域141内的离子浓度可以为1×1016cm3～1×1020cm3；譬如，第一掺杂区域141内的离子浓度可以为1×1016cm3、1×1017cm3、1×1018cm3、1×1019cm3或1×1020cm3等等。作为示例，第二掺杂区域142内的离子浓度可以为1×1016cm3～1×1020cm3；譬如，第二掺杂区域142内的离子浓度可以为1×1016cm3、1×1017cm3、1×1018cm3、1×1019cm3或1×1020cm3等等。
作为示例，还可以通过向衬底1内注入硼(B)离子来形成离子注入区11。当通过向衬底1内注入硼离子以形成离子注入区11时，可以将离子注入区复用为第一掺杂区域141。在此基础上，在衬底1内形成离子注入区11(本实施例中亦为第一掺杂区域141)之前，该制备方法还可以包括在衬底1内形成第二掺杂区域142的步骤。
具体的，如图14所示，第二掺杂区域142应当位于第一掺杂区域141的上方，并延伸至衬底1的上表面。
需要说明的是，形成第一掺杂区域141及第二掺杂区域142的方式可以参阅前述内容，此处不再累述。
此时，步骤S3所得结构可以如图15所示，初始字线沟槽12贯穿第二掺杂区域142并延伸至第一掺杂区域141内；其中，第一掺杂区域141为第一导电类型的掺杂区域，第二掺杂区域142为第二导电类型的掺杂区域。
需要说明的是，形成初始字线沟槽12的方式可以参阅前述内容，此处不再累述。在一些实施例中，初始字线沟槽12上部的宽度例如小于字线沟槽13上部的宽度的1/2，如果初始字线沟槽12上部的宽度较大，在后续拓宽处理过程中，初始字线沟槽12上部的宽度会变得更大，则使得相邻字线沟槽13之间的间距较小，则不利于后续制造位线接触垫，位线接触垫位于字线沟槽13之间，由于字线沟槽13之间的间距较小，则有可能导致位线接触垫与字线沟槽13连接，也就是位线与字线直接连接，由此影响存储器的性能。
在其中一个实施例中，第一导电类型可以为P型；此时第二导电类型应当为N型。
在其中一个实施例中，步骤S4还可以包括如下步骤：
采用湿法刻蚀溶液对初始字线沟槽12(图6所示)进行湿法刻蚀，以得到字线沟槽13；请继续参阅图11，图11亦为本实施例得到字线沟槽13后所得结构的截面结构示意图。
具体的，湿法刻蚀溶液对第一掺杂区域141内的部分初始字线沟槽12的刻蚀速率应当大于对第二掺杂区域142内的部分初始字线沟槽12的刻蚀速率，使得所形成的字线沟槽13底部的宽度能够大于字线沟槽13的最小宽度。
本申请对于湿法刻蚀溶液的种类并不做具体限定。作为示例，湿法刻蚀溶液可以包括但不仅限于氨水和双氧水(H2O2)的混合液。
在对初始字线沟槽12进行湿法刻蚀过程中，由于第一掺杂区域141的空穴浓度远高于位于其上方的第二掺杂区域142，双氧水电离后形成的过氧氢根离子(HO2-)更容易与空穴浓度较高的第一掺杂区域141表面的硅结合，并发生反应形成二氧化硅，二氧化硅再与溶液中的氢氧根离子(OH-)反应生成硅酸根离子(SiO3 2-)而溶解到溶液中。因此，第一掺杂区域141的湿法刻蚀速率较快，则能够消耗更多的硅；位于第一掺杂区域141上方的第二掺杂区域142湿法刻蚀速率较慢，消耗的硅则少一些。如此，使得所形成的字线沟槽13底部的较为宽阔。
请继续参阅图12至图13，在其中一个实施例中，在采用湿法刻蚀溶液对初始字线沟槽12进行湿法刻蚀，得到字线沟槽13之后，该制备方法还可以包括如下步骤：
于字线沟槽13的侧壁及底部形成栅氧化层132，如图12所示；于栅氧化层132的表面形成字线导电层133，字线导电层133的顶部低于字线沟槽13的顶部；于字线沟槽13内形成填充介质层134，填充介质层134位于字线导电层133的顶部，且至少填充满字线沟槽13，如图13所示。
需要说明的是，形成栅氧化层132、字线导电层133及填充介质层134的方式均可以参阅前述内容，此处不再累述。
应该理解的是，虽然图3、图7和图10的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3、图7和图10中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本申请还根据一些实施例，提供一种半导体结构。
请继续参阅图13，在其中一个实施例中，该半导体结构可以包括衬底1，以及字线沟槽13。
衬底1内设有第一掺杂区域141及第二掺杂区域142；其中，第二掺杂区域142自衬底1的上表面延伸至衬底1内，第一掺杂区域141位于第二掺杂区域142的下方；具体的，第一掺杂区域141可以为第一导电类型的掺杂区域，第二掺杂区域142则可以为第二导电类型的掺杂区域。
字线沟槽13贯穿第二掺杂区域142，且延伸至第一掺杂区域141内；具体的，字线沟槽13底部的宽度应当大于字线沟槽13的最小宽度。
本申请的半导体结构，具有底部截面积较大的字线沟槽13，这样能够减小在后续制程中所形成的字线电阻，因此可以降低器件功耗和减小RC延迟。
本申请对于第一掺杂区域141与衬底1上表面之间的距离大小并不做限定。作为示例中，第一掺杂区域141与衬底1的上表面的距离可以为100nm～200nm；譬如，第一掺杂区域141与衬底1的上表面的距离可以为100nm、125nm、150nm、175nm或200nm。
请继续参阅图13，在其中一个实施例中，该半导体结构还可以包括栅氧化层132、字线导电层133及填充介质层134。
具体的，栅氧化层132位于字线沟槽13的侧壁及底部；字线导电层133位于栅氧化层132的表面，且字线导电层133的顶部低于字线沟槽13的顶部；填充介质层134位于字线导电层133的顶部，且至少填充满字线沟槽13。
需要注意的是，本申请实施例中的制备方法均可用于制备对应的半导体结构，故而方法实施例与结构实施例之间的技术特征，在不产生冲突的前提下可以相互替换及补充，以使得本领域技术人员能够获悉本申请的技术内容。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (15)
1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底内形成离子注入区；所述离子注入区的上表面与所述衬底的上表面具有间距；
于所述衬底内形成初始字线沟槽；所述初始字线沟槽自所述衬底的上表面延伸至所述离子注入区内；
对所述初始字线沟槽进行拓宽处理，以形成所述字线沟槽；所述字线沟槽底部的宽度大于所述字线沟槽的最小宽度。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述衬底内注入氟离子或硼离子，以形成所述离子注入区。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述离子注入区的离子浓度为1×1017cm3～1×1022cm3；
所述离子注入区与所述衬底的上表面的距离为100nm～200nm。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，对所述初始字线沟槽进行拓宽处理，以形成所述字线沟槽，包括：
采用原位生长工艺，于所述初始字线沟槽的侧壁及底部形成牺牲介质层；位于所述离子注入区内的所述牺牲介质层的厚度大于其余的所述牺牲介质层的厚度；
去除所述牺牲介质层，以形成所述字线沟槽。
5.根据权利要求1至4中任一项所述的半导体结构的制备方法，其特征在于，形成所述字线沟槽之后，所述半导体结构的制备方法还包括：
于所述衬底内进行第一导电类型的离子注入，以消除所述离子注入区，并形成第一掺杂区域；所述第一掺杂区域的底部低于所述字线沟槽的底部，且所述第一掺杂区域的顶部高于所述字线沟槽的底部；
于所述衬底内进行第二导电类型的离子注入，以形成第二掺杂区域；所述第二掺杂区域位于所述第一掺杂区域的上方，并延伸至所述衬底的上表面；所述字线沟槽贯穿所述第二掺杂区域并延伸至所述第一掺杂区域内；所述第一掺杂区域为第一导电类型的掺杂区域，所述第二掺杂区域为第二导电类型的掺杂区域；
于所述字线沟槽的侧壁及底部形成栅氧化层；
于所述栅氧化层的表面形成字线导电层；所述字线导电层的顶部低于所述字线沟槽的顶部；
于所述字线沟槽内形成填充介质层；所述填充介质层位于所述字线导电层的顶部，且至少填充满所述字线沟槽。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述第一导电类型为P型；所述第二导电类型为N型。
7.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述第一掺杂区域内的离子浓度为1×1016cm3～1×1020cm3；所述第二掺杂区域内的离子浓度为1×1016cm3～1×1020cm3。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述离子注入区为第一掺杂区域；于所述衬底内形成离子注入区之前，所述半导体结构的制备方法还包括：
于所述衬底内形成第二掺杂区域；所述第二掺杂区域位于所述第一掺杂区域的上方，并延伸至所述衬底的上表面；所述初始字线沟槽贯穿所述第二掺杂区域并延伸至所述第一掺杂区域内；所述第一掺杂区域为第一导电类型的掺杂区域，所述第二掺杂区域为第二导电类型的掺杂区域。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述对所述初始字线沟槽进行拓宽处理，以形成所述字线沟槽，包括：
采用湿法刻蚀溶液对所述初始字线沟槽进行湿法刻蚀，以得到所述字线沟槽；所述湿法刻蚀溶液对所述第一掺杂区域内的部分所述初始字线沟槽的刻蚀速率大于对所述第二掺杂区域内的部分所述初始字线沟槽的刻蚀速率。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述第一导电类型为P型；所述第二导电类型为N型；所述湿法刻蚀溶液包括氨水和双氧水的混合液。
11.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述第一掺杂区域的离子浓度为1×1016cm3～1×1020cm3；所述第二掺杂区域内的离子浓度为1×1016cm3～1×1020cm3；
所述第一掺杂区域与所述衬底的上表面的距离为100nm～200nm。
12.根据权利要求8至11中任一项所述的半导体结构的制备方法，其特征在于，形成所述字线沟槽之后，所述半导体结构的制备方法还包括：
于所述字线沟槽的侧壁及底部形成栅氧化层；
于所述栅氧化层的表面形成字线导电层；所述字线导电层的顶部低于所述字线沟槽的顶部；
于所述字线沟槽内形成填充介质层；所述填充介质层位于所述字线导电层的顶部，且至少填充满所述字线沟槽。
13.一种半导体结构，其特征在于，包括：
衬底；所述衬底内设有第一掺杂区域及第二掺杂区域，所述第二掺杂区域自所述衬底的上表面延伸至所述衬底内；所述第一掺杂区域位于所述第二掺杂区域的下方；所述第一掺杂区域为第一导电类型的掺杂区域，所述第二掺杂区域为第二导电类型的掺杂区域；
字线沟槽；所述字线沟槽贯穿所述第二掺杂区域，且延伸至所述第一掺杂区域内，所述字线沟槽底部的宽度大于所述字线沟槽的最小宽度。
14.根据权利要求13所述的半导体结构，其特征在于，所述第一掺杂区域内的离子浓度为1×1016cm3～1×1020cm3；所述第二掺杂区域内的离子浓度为1×1016cm3～1×1020cm3；
所述第一导电类型为P型；所述第二导电类型为N型；
所述第一掺杂区域与所述衬底的上表面的距离为100nm～200nm。
15.根据权利要求13或14所述的半导体结构，其特征在于，所述半导体结构还包括：
栅氧化层，位于所述字线沟槽的侧壁及底部；
字线导电层，位于所述栅氧化层的表面，且所述字线导电层的顶部低于所述字线沟槽的顶部；
填充介质层，位于所述字线导电层的顶部，且至少填充满所述字线沟槽。
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