CN115001247A - 耐高压高速驱动电路 - Google Patents

Abstract

本发明公开了一种耐高压高速驱动电路，所述耐高压高速驱动电路将第一保护偏置电压和第二保护偏置电压直接作用于对应晶体管的栅极上，第一保护偏置电压和第二保护偏置电压，由电压生成模块结合驱动模块所反馈的驱动电压进行控制，使得第一保护偏置电压的下冲幅度是从晶体管正常工作电压下冲至地电压，下冲持续时长为驱动电压上升至晶体管正常工作电压的持续时长，使得第二保护偏置电压的上冲幅度是从晶体管正常工作电压上冲至电源电压，上冲持续时长为驱动电压下降至晶体管正常工作电压的持续时长，解决了现有二级堆叠架构的驱动电路在晶体管栅极处所产生的上冲或下冲不可控的问题。

Description

耐高压高速驱动电路

技术领域

本发明涉及驱动电路技术领域，尤其涉及一种耐高压高速驱动电路。

背景技术

随着工艺的进步，金属氧化物半导体场效应晶体管栅氧化层厚度越来越薄，其耐压能力越来越弱，比如在0.18um制程下厚氧器件耐压值为3.3V，而工艺发展至28nm制程及其以下时，厚氧器件耐压值降低为1.8V。考虑到其与上一代其他芯片的电平兼容性，在先进制程下设计的输出驱动电路仍然需使用3.3V的电源电压。因此厚氧器件需要堆叠技术(两级堆叠或者三级堆叠)来满足驱动电路的耐压需求，以满足芯片的寿命需求。

但是高速驱动电路对于堆叠的级数有一定的限制。如果驱动电路使用三级堆叠的结构，可以满足耐压需求，但驱动速度却很难满足，无法实现高于1Gbps的输出需求。如果驱动电路使用二级堆叠的架构，能够满足驱动电路高速输出的需求，但是对于耐压方面的保护有所欠缺。

为解决这一技术问题，现有的耐高压高速驱动电路，如图1所示，图1为典型的基于二级堆叠架构的驱动电路，N1/N2/P1/P2均为耐压VDD的厚氧器件，VDD为各晶体管正常工作电压，VCCIO为驱动电路的电源电压(一般为2倍VDD)，Vpdriver为P2管的驱动控制电压，Vpboost为P1管的激励控制电压，Vpbias为P1管的保护偏置电压，Vndriver为N2管的驱动控制电压，Vnboost为N1管的激励控制电压，Vnbisa为N1管的保护偏置电压，Vpad为驱动电路所生成的驱动电压，VSS为地电压0V，V1为P2管的栅极电压、V2为N1管的栅极电压、Vpmid为P2管与P1管之间连接点的电压，Vnmid为N1管与N2管之间连接点的电压，整个输出电路处于VCCIO的工作电压环境。在驱动电压Vpad的电压值从VSS升高至VCCIO的过程中，P1、P2通路上各点的波形变化示意图如图2所示。从图2可知，现有的技术通过Vpboost这一额外的激励信号，使驱动模块所输出的驱动电压Vpad变高时，V1有个短暂的下冲，此下冲既能帮助Vpmid点的上升速度变慢，又能帮助Vpad的上升速度变快。这两个变化趋势有效的确保P1管的Vds压差(Vpmid-Vpad)不超出VDD，保护了P1管的寿命。相类似的，当驱动电压Vpad的电压值从VCCIO降至VSS的过程中，N1/N2通路也有同样的趋势。额外的Vnboost激励是的驱动电压变低的过程中，V2有一个短暂的上冲，这个上冲能保护N1管的Vds压差(Vpad-Vnmid)不超过VDD，也保护了N1管的寿命。

但是现有技术依靠Vpbias、Vpboost，以及Vnbias和Vnboost之间的RC参数，实现对下冲，或者上冲的持续时间以及幅度的控制，但RC值会随着生产工艺的变化，存在较大的偏差，最终导致在V1处产生的下冲和V2处产生的上冲，有两个不可控之处，第一是上冲和下冲的持续时间不可控制；第二是上冲和下冲的幅度不可控制；上冲和下冲虽然能保护P1和N1的压差Vds不超出VDD，但是如果不能控制上冲和下冲的持续时间和幅度，会使保护效果达不到要求，甚至起到相反作用,主要体现在P1管的Vgs压差(Vpmid-V1)或者Vgd(Vpad-V1)会超出VDD，或者N1管的Vgs压差(Vpad-V2)或者Vgd(Vnmid-V2)会超出VDD。

发明内容

本发明实施例提供一种耐高压高速驱动电路，能有效解决二级堆叠架构的驱动电路在晶体管栅极处所产生的上冲或下冲不可控的问题。

本发明一实施例提供一种耐高压高速驱动电路，包括：电压生成模块以及驱动模块；所述电压生成模块，包括：电平转换器、第一保护偏置电压生成单元、第一驱动控制电压生成单元、第二保护偏置电压生成单元以及第二驱动控制电压生成单元；所述驱动模块，包括：依次级联的第一晶体管、第二晶体管、第三晶体管和第四晶体管；

所述第一晶体管接电源电压，所述第四晶体管接地电压；所述第一晶体管的栅极接第一驱动控制电压；所述第二晶体管的栅极接第一保护偏置电压；所述第三晶体管的栅极接第二保护偏置电压；所述第四晶体管的栅极接第二驱动控制电压；

所述电平转换器，用于生成第一电压和第二电压；所述第一电压的高压值与所述电源电压的电压值相同，所述第一电压的低压值与预设的晶体管正常工作电压的电压值相同；所述第二电压的高压值与所述晶体管正常工作电压的电压值相同，所述第二电压的低压值与所述地电压的电压值相同；

所述第一保护偏置电压生成单元，用于接收所述第二电压、所述晶体管正常工作电压以及由所述驱动模块生成的驱动电压；在所述第二电压的电压值为低压值，且所述驱动电压小于所述晶体管正常工作电压时，将所述地电压的电压值作为所述第一保护偏置电压的电压值，否则将所述晶体管正常工作电压的电压值作为所述第一保护偏置电压的电压值；

所述第一驱动控制电压生成单元，用于接收所第一电压以及所述电源电压；在所述第一电压的电压值为高压值时，将所述电源电压的电压值作为所述第一驱动控制电压的电压值，否则将所述晶体管正常工作电压的电压值作为所述第一驱动控制电压的电压值；

所述第二保护偏置电压生成单元，用于接收所述第一电压、所述晶体管正常工作电压以及所述驱动电压；在所述第一电压的电压值为高压值，且所述驱动电压大于所述晶体管正常工作电压时，将所述电源电压的电压值作为所述第二保护偏置电压的电压值，否则将所述晶体管正常工作电压的电压值作为所述第二保护偏置电压的电压值；

所述第二驱动控制电压生成单元，用于接收所第二电压以及所述地电压；在所述第二电压的电压值为高压值时，将所述晶体管正常工作电压的电压值作为所述第二驱动控制电压的电压值，否则将地电压的电压值作为所述第二驱动控制电压的电压值。

进一步的，所述第一晶体管的第一端接所述电源电压，所述第一晶体管的第二端与所述第二晶体管的第一端连接，所述第二晶体管的第二端与所述第三晶体管的第一端连接，所述第三晶体管的第二端与所述第四晶体管的第一端连接，所述第四晶体管的第二端接地电压；所述第二晶体管的第二端为所述驱动电压的输出端；

其中，当所述第一晶体管为PMOS管时，所述第一晶体管的第一端为所述第一晶体管的源极，所述第一晶体管的第二端为所述第一晶体管的漏极；当所述第一晶体管为NMOS管时，所述第一晶体管的第一端为所述第一晶体管的漏极，所述第一晶体管的第二端为所述第一晶体管的源极；

当所述第二晶体管为PMOS管时，所述第二晶体管的第一端为所述第二晶体管的源极，所述第二晶体管的第二端为所述第二晶体管的漏极；当所述第二晶体管为NMOS管时，所述第二晶体管的第一端为所述第二晶体管的漏极，所述第二晶体管的第二端为所述第二晶体管的源极；

当所述第三晶体管为PMOS管时，所述第三晶体管的第一端为所述第三晶体管的源极，所述第三晶体管的第二端为所述第三晶体管的漏极；当所述第三晶体管为NMOS管时，所述第三晶体管的第一端为所述第三晶体管的漏极，所述第三晶体管的第二端为所述第三晶体管的源极；

当所述第四晶体管为PMOS管时，所述第四晶体管的第一端为所述第四晶体管的源极，所述第四晶体管的第二端为所述第四晶体管的漏极；当所述第四晶体管为NMOS管时，所述第四晶体管的第一端为所述第四晶体管的漏极，所述第四晶体管的第二端为所述第四晶体管的源极。

进一步的，所述第一保护偏置电压生成单元，包括：低通比较器、第一缓冲器以及第一或门逻辑单元；

所述低通比较器的输出端与所述第一缓冲器的输入端连接，所述第一缓冲器的输出端与所述第一或门逻辑单元的第一输入端连接，所述第一或门逻辑单元的第二输入端接收第二电压，所述第一或门逻辑单元的输出端与所述第二晶体管的栅极连接；

所述低通比较器，用于接收所述驱动电压以及所述晶体管正常工作电压，并将所述驱动电压和所述晶体管正常工作电压中电压值较小的电压，输出至第一缓冲器。

进一步的，所述低通比较器包括：第五晶体管和第六晶体管；所述第五晶体管和所述第六晶体管均为NMOS管；

所述第五晶体管的漏极接收所述驱动电压，所述第五晶体管的源极与所述第六晶体管的源极连接，所述第五晶体管的栅极与所述第六晶体管的漏极连接；

所述第六晶体管的源极为所述低通比较器的输出端，所述第六晶体管的栅极与所述第五晶体管的漏极连接，所述第六晶体管的漏极接收所述晶体管正常工作电压。

进一步的，所述第一驱动控制电压生成单元，包括：第一与门逻辑单元；所述第一与门逻辑单元的第一输入端接收所述第一电压，所述第一与门逻辑单元的第二输入端接收所述电源电压。

进一步的，所述第二保护偏置电压生成单元，包括：高通比较器、第二缓冲器以及第二与门逻辑单元；

所述高通比较器的输出端与所述第二缓冲器的输入端连接，所述第二缓冲器的输出端与所述第二与门逻辑单元的第一输入端连接，所述第二与门逻辑单元的第二输入端接收所述第一电压，所述第二与门逻辑单元的输出端与所述第三晶体管的栅极连接；所述高通比较器，用于接收所述驱动电压以及所述晶体管正常工作电压，并将所述驱动电压和所述晶体管正常工作电压中电压值较大的电压，输出至第二缓冲器。

进一步的，所述高通比较器包括：第七晶体管和第八晶体管；所述第七晶体管和所述第八晶体管均为PMOS管；所述第七晶体管的源极接收所述驱动电压，所述第七晶体管的漏极与所述第八晶体管的源极连接，所述第七晶体管的栅极与所述第八晶体管的源极连接；所述第八晶体管的漏极为所述高通比较器的输出端，所述第八晶体管的栅极与所述第七晶体管的源极连接，所述第八晶体管的源极接收所述晶体管正常工作电压。

进一步的，所述第二驱动控制电压生成单元，包括：第二或门逻辑单元；所述第二或门逻辑单元的第一输入端接收所述第二电压，所述第二或门逻辑单元的第二输入端接收所述地电压。

通过实施本发明实施例具有如下有益效果：

本发明实施例提供了一种耐高压高速驱动电路，所述耐高压高速驱动电路将第一保护偏置电压和第二保护偏置电压直接作用于对应晶体管的栅极上，第一保护偏置电压和第二保护偏置电压，由电压生成模块结合驱动模块所输出的驱动电压进行控制，使得第一保护偏置电压的下冲幅度是从晶体管正常工作电压下冲至地电压，下冲持续时长为驱动电压上升至晶体管正常工作电压的持续时长，使得第二保护偏置电压的上冲幅度是从晶体管正常工作电压上冲至电源电压，上冲持续时长为驱动电压下降至晶体管正常工作电压的持续时长，解决了现有二级堆叠架构的驱动电路在晶体管栅极处所产生的上冲或下冲不可控的问题。

附图说明

图1是现有技术中耐高压高速驱动电路的结构示意图；

图2是现有技术中P1、P2通路上各点电压的波形变化示意图；

图3是本发明一实施例提供的耐高压高速驱动电路中驱动模块的结构示意图；

图4是本发明一实施例提供的耐高压高速驱动电路中电压生成模块的结构示意图；

图5是本发明一实施例提供的耐高压高速驱动电路中各电压的波形变化示意图。

附图标记说明：电平转换器1、第二保护偏置电压生成单元2、第一驱动控制电压生成单元3、第一保护偏置电压生成单元4、第二驱动控制电压生成单元5、第二与门逻辑单元21、第一与门逻辑单元31、第一或门逻辑单元41及第二或门逻辑单元51。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见图3和图4，本发明一实施例提供了一种耐高压高速驱动电路，包括：电压生成模块以及驱动模块；所述电压生成模块，包括：电平转换器1、第一保护偏置电压生成单元4、第一驱动控制电压生成单元3、第二保护偏置电压生成单元2以及第二驱动控制电压生成单元5；所述驱动模块，包括：依次级联的第一晶体管P2、第二晶体管P1、第三晶体管N1和第四晶体管N2；

所述第一晶体管P2接电源电压VCCIO，所述第四晶体管N2接地电压VSS；所述第一晶体管P2的栅极接第一驱动控制电压Va；所述第二晶体管P1的栅极接第一保护偏置电压Vb；所述第三晶体管N1的栅极接第二保护偏置电压Vc；所述第四晶体管N2的栅极接第二驱动控制电压Vd；

所述电平转换器1，用于生成第一电压Vpre_0和第二电压Vpre_1；所述第一电压Vpre_0的高压值与所述电源电压VCCIO的电压值相同，所述第一电压Vpre_0的低压值与预设的晶体管正常工作电压VDD的电压值相同；所述第二电压Vpre_1的高压值与所述晶体管正常工作电压VDD的电压值相同，所述第二电压Vpre_1的低压值与所述地电压VSS的电压值相同；

所述第一保护偏置电压生成单元4，用于接收所述第二电压Vpre_1、所述晶体管正常工作电压VDD以及由所述驱动模块生成的驱动电压Vpad；在所述第二电压Vpre_1的电压值为低压值，且所述驱动电压Vpad小于所述晶体管正常工作电压VDD时，将所述地电压VSS的电压值作为所述第一保护偏置电压Vb的电压值，否则将所述晶体管正常工作电压VDD的电压值作为所述第一保护偏置电压Vb的电压值；

所述第一驱动控制电压生成单元3，用于接收所第一电压Vpre_0以及所述电源电压VCCIO；在所述第一电压Vpre_0的电压值为高压值时，将所述电源电压VCCIO的电压值作为所述第一驱动控制电压Va的电压值，否则将所述晶体管正常工作电压VDD的电压值作为所述第一驱动控制电压Va的电压值；

所述第二保护偏置电压生成单元2，用于接收所述第一电压Vpre_0、所述晶体管正常工作电压VDD以及所述驱动电压Vpad；在所述第一电压Vpre_0的电压值为高压值，且所述驱动电压Vpad大于所述晶体管正常工作电压VDD时，将所述电源电压VCCIO的电压值作为所述第二保护偏置电压Vc的电压值，否则将所述晶体管正常工作电压VDD的电压值作为所述第二保护偏置电压Vc的电压值；

所述第二驱动控制电压生成单元5，用于接收所第二电压Vpre_1以及所述地电压VSS；在所述第二电压Vpre_1的电压值为高压值时，将所述晶体管正常工作电压VDD的电压值作为所述第二驱动控制电压Vd的电压值，否则将地电压VSS的电压值作为所述第二驱动控制电压Vd的电压值。

对于驱动模块，在一个优选的实施例中，所述第一晶体管P2的第一端接所述电源电压VCCIO，所述第一晶体管P2的第二端与所述第二晶体管P1的第一端连接，所述第二晶体管P1的第二端与所述第三晶体管N1的第一端连接，所述第三晶体管N1的第二端与所述第四晶体管N2的第一端连接，所述第四晶体管N2的第二端接地电压VSS；所述第二晶体管P1的第二端为所述驱动电压Vpad的输出端；其中，当所述第一晶体管P2为PMOS管时，所述第一晶体管P2的第一端为所述第一晶体管P2的源极，所述第一晶体管P2的第二端为所述第一晶体管P2的漏极；当所述第一晶体管P2为NMOS管时，所述第一晶体管P2的第一端为所述第一晶体管P2的漏极，所述第一晶体管P2的第二端为所述第一晶体管P2的源极；当所述第二晶体管P1为PMOS管时，所述第二晶体管P1的第一端为所述第二晶体管P1的源极，所述第二晶体管P1的第二端为所述第二晶体管P1的漏极；当所述第二晶体管P1为NMOS管时，所述第二晶体管P1的第一端为所述第二晶体管P1的漏极，所述第二晶体管P1的第二端为所述第二晶体管P1的源极；当所述第三晶体管N1为PMOS管时，所述第三晶体管N1的第一端为所述第三晶体管N1的源极，所述第三晶体管N1的第二端为所述第三晶体管N1的漏极；当所述第三晶体管N1为NMOS管时，所述第三晶体管N1的第一端为所述第三晶体管N1的漏极，所述第三晶体管N1的第二端为所述第三晶体管N1的源极；当所述第四晶体管N2为PMOS管时，所述第四晶体管N2的第一端为所述第四晶体管N2的源极，所述第四晶体管N2的第二端为所述第四晶体管N2的漏极；当所述第四晶体管N2为NMOS管时，所述第四晶体管N2的第一端为所述第四晶体管N2的漏极，所述第四晶体管N2的第二端为所述第四晶体管N2的源极。

优选的，在本发明中第一晶体管P2和第二晶体管P1采用PMOS管，第三晶体管N1和第四晶体管N2采用NMOS管。上述预设的晶体管正常工作电压VDD的电压值可设置为1.8V，电源电压VCCIO可设置为3.6V。

对于电平转换器1，电平转换器1将低压控制信号升压至能够驱动IO的高压控制信号。其可以生成两个不同电压幅度的电压，分别为上述第一电压Vpre_0和第二电压Vpre_1，第一电压Vpre_0的高压值与电源电压VCCIO相同为3.6V,低压值与晶体管正常工作电压VDD相同为1.8V；第二电压Vpre_1的高压值与晶体管正常工作电压VDD相同为1.8V，低压值与地电压VSS相同为0V。

对于第一保护偏置电压生成单元4，在一个优选的实施例中，所述第一保护偏置电压生成单元4，包括：低通比较器、第一缓冲器buffer1以及第一或门逻辑单元41；所述低通比较器的输出端与所述第一缓冲器buffer1的输入端连接，所述第一缓冲器buffer1的输出端与所述第一或门逻辑单元41的第一输入端连接，所述第一或门逻辑单元41的第二输入端接收第二电压Vpre_1，所述第一或门逻辑单元41的输出端与所述第二晶体管P1的栅极连接；所述低通比较器，用于接收所述驱动电压Vpad以及所述晶体管正常工作电压VDD，并将所述驱动电压Vpad和所述晶体管正常工作电压VDD中电压值较小的电压，输出至第一缓冲器buffer1。优选的，所述低通比较器包括：第五晶体管N3和第六晶体管N4；所述第五晶体管N3和所述第六晶体管N4均为NMOS管；所述第五晶体管N3的漏极接收所述驱动电压Vpad，所述第五晶体管N3的源极与所述第六晶体管N4的源极连接，所述第五晶体管N3的栅极与所述第六晶体管N4的漏极连接；所述第六晶体管N4的源极为所述低通比较器的输出端，所述第六晶体管N4的栅极与所述第五晶体管N3的漏极连接，所述第六晶体管N4的漏极接收所述晶体管正常工作电压VDD。

对于第一驱动控制电压生成单元3，在一个优选的实施例中，所述第一驱动控制电压生成单元3，包括：第一与门逻辑单元31；所述第一与门逻辑单元31的第一输入端接收所述第一电压Vpre_0，所述第一与门逻辑单元31的第二输入端接收所述电源电压VCCIO。

对于第二保护偏置电压生成单元2，在一个优选的实施例中，所述第二保护偏置电压生成单元2，包括：高通比较器、第二缓冲器buffer2以及第二与门逻辑单元21；所述高通比较器的输出端与所述第二缓冲器buffer2的输入端连接，所述第二缓冲器buffer2的输出端与所述第二与门逻辑单元21的第一输入端连接，所述第二与门逻辑单元21的第二输入端接收所述第一电压Vpre_0，所述第二与门逻辑单元21的输出端与所述第三晶体管N1的栅极连接；所述高通比较器，用于接收所述驱动电压Vpad以及所述晶体管正常工作电压VDD，并将所述驱动电压Vpad和所述晶体管正常工作电压VDD中电压值较大的电压，输出至第二缓冲器buffer2。优选的，所述高通比较器包括：第七晶体管P3和第八晶体管P4；所述第七晶体管P3和所述第八晶体管P4均为PMOS管；所述第七晶体管P3的源极接收所述驱动电压Vpad，所述第七晶体管P3的漏极与所述第八晶体管P4的源极连接，所述第七晶体管P3的栅极与所述第八晶体管P4的源极连接；所述第八晶体管P4的漏极为所述高通比较器的输出端，所述第八晶体管P4的栅极与所述第七晶体管P3的源极连接，所述第八晶体管P4的源极接收所述晶体管正常工作电压VDD。

对于第二驱动控制电压生成单元5，在一个优选的实施例中，所述第二驱动控制电压生成单元5，包括：第二或门逻辑单元51；所述第二或门逻辑单元51的第一输入端接收所述第二电压Vpre_1，所述第二或门逻辑单元51的第二输入端接收所述地电压VSS。

以下对整个电压生成模块的原理进行详细的说明，以电源电压VCCIO为3.6V,晶体管正常工作电压VDD为1.8V，地电压VSS为0V为例，大致分为两个过程：

(1)当第一电压Vpre_0电压从VDD(1.8V)上升为VCCIO(3.6V)，第二电压Vpre_1从VSS(0V)上升为VDD(1.8V)时，驱动电压Vpad的电压值从电源电压VCCIO(3.6V)逐渐下降至地电压VSS(0V)；

1、当驱动电压Vpad的电压值在3.6V-1.8V这段区间时：

由于驱动电压Vpad大于晶体管正常工作电压VDD,因此高通比较器将驱动电压Vpad输出至第二缓冲器buffer2，第二缓冲器buffer2进行缓冲然后输出高电平(VCCIO)，即将3.6V的电压输出至第二与门逻辑单元21的第一输入端，对于第二与门逻辑单元21来说高电平为3.6V，低电平为1.8V，由于第二与门逻辑单元21的第二输入端所输入的电压为第一电压Vpre_0，且此时第一电压Vpre_0为高压值VCCIO(3.6V)，因此第二与门逻辑单元21的两个输入端均为高电平，其所输出的第二保护偏置电压Vc也为高电平，即为VCCIO(3.6V)。Vc在此阶段为高，可以在Vpad下降过程中，降低晶体管N1的导通阻抗，加速Vpad的下降过程，因此能降低晶体管N1的Vds压差(Vpad-Vnmid)，有效保护晶体管N1。Vnmid为N1管与N2管之间连接点的电压。

与此同时，由于驱动电压Vpad大于晶体管正常工作电压VDD,低通比较器将晶体管正常工作电压VDD即1.8V的电压输出至第一缓冲器buffer1，第一缓冲器buffer1进行缓冲，然后输出1.8V的电压至第一或门逻辑单元41的第一输入端，对于第一或门逻辑单元41来说高电平为1.8V，低电平为0V，由于此时第一或门逻辑单元41的第一输入端是高电平，所以其此时所输出的第一保护偏置电压Vb为高电平，即为1.8V的电压。

与此同时，对于第一与门逻辑单元31来说高电平为3.6V，低电平为1.8V,由于此时第一与门逻辑单元31的第一输入端输入的第一电压Vpre_0是高压值3.6V，且第二输入端所接的是VCCIO也是高电平，因此此时第一与门逻辑单元31输出的第一驱动控制电压Va为高电平，即为3.6V的电压。

与此同时，对于第二或门逻辑单元51来说高电平为1.8V，低电平为0V,由于第二或门逻辑单元51的第二输入端输入的是地电压VSS，是低电平0V，而第一输入端所接的第二电压Vpre_1为高压值1.8V，因此第二或门逻辑单元51输出的第二驱动控制电压Vd为高电平，即1.8的电压。

2、当驱动电压Vpad的电压值在1.8V-0V这段区间时：

由于驱动电压Vpad小于晶体管正常工作电压VDD,因此高通比较器将晶体管正常工作电压VDD输出至第二缓冲器buffer2，第二缓冲器buffer2进行缓冲然后输出低电平(VDD)，即将1.8V的电压输出至第二与门逻辑单元21的第一输入端，由于第二与门逻辑单元21的第二输入端所输入的电压为第一电压Vpre_0，且此时第一电压Vpre_0为高压值VCCIO(3.6V)，因此第二与门逻辑单元21的一输入端为高电平，一输入端为低电平，因此其所输出的第二保护偏置电压Vc为低电平，即降低为VDD(1.8V)。Vc在此阶段为低，结束了Vpad下降过程中的保护作用，同时避免了晶体管N1的Vgs压差(Vpad-Vc)和Vgd压差(Vnmid-Vc)过压。

与此同时，由于驱动电压Vpad小于晶体管正常工作电压VDD,低通比较器将驱动电压Vpad输出至第一缓冲器buffer1，第一缓冲器buffer1进行缓冲，然后输出0V的电压输出至第一或门逻辑单元41的第一输入端，由于此时第一或门逻辑单元41的第二输入端接的第二电压Vpre_1为高压值1.8V，因此其此时所输出的第一保护偏置电压Vb为高电平，即为1.8V的电压。

与此同时，此时第一与门逻辑单元31的第一输入端输入的第一电压Vpre_0是高电平3.6V，且第二输入端所接的是VCCIO也是高电平，因此此时第一与门逻辑单元31输出的第一驱动控制电压Va为高电平，即为3.6V的电压。

与此同时，第二或门逻辑单元51的第二输入端输入的是地电压VSS，是低电平0V，且第一输入端所接的第二电压Vpre_1为高压值1.8V，因此第二或门逻辑单元51输出的第二驱动控制电压Vd为高电平，即为1.8的电压。

从上述电路的工作原理可以看出，在Vpad下降过程中，Vc对保护了晶体管N1,而Vb保持为VDD不变。

(2)当第一电压Vpre_0电压从VCCIO(3.6V)下降至VDD(1.8V)，第二电压Vpre_1从VDD(1.8V)下降至VSS(0V)时，驱动电压Vpad的电压值从地电压VSS(0V)逐渐上升至电源电压VCCIO(3.6V)；

1、当驱动电压Vpad的电压值在0V-1.8V这段区间时：

由于驱动电压Vpad小于晶体管正常工作电压VDD,因此高通比较器将晶体管正常工作电压VDD输出至第二缓冲器buffer2，第二缓冲器buffer2进行缓冲然后输出低电平(VDD)，即将1.8V的电压输出至第二与门逻辑单元21的第一输入端，由于第二与门逻辑单元21的第二输入端所输入的电压为第一电压Vpre_0，且此时第一电压Vpre_0为低压值VDD(1.8V)，因此第二与门逻辑单元21的两个输入端均为低电平，因此其所输出的第二保护偏置电压Vc为低电平，即为VDD(1.8V)。

与此同时，由于驱动电压Vpad小于晶体管正常工作电压VDD,低通比较器将驱动电压Vpad输出至第一缓冲器buffer1，第一缓冲器buffer1进行缓冲，然后输出0V的电压至第一或门逻辑单元41的第一输入端，此时第一或门逻辑单元41的第二输入端接的第二电压Vpre_1为低压值0V，因此其此时所输出的第一保护偏置电压Vb为0V的电压。Vb在此阶段为低，可以在Vpad上升过程中，降低晶体管P1的导通阻抗，加速Vpad的上升过程，因此能降低晶体管P1的Vds压差(Vpmid-Vpad),从而保护晶体管P1。Vpmid为P2管与P1管之间连接点的电压。

与此同时，此时第一与门逻辑单元31的第一输入端输入的第一电压Vpre_0是低电平1.8V，且第二输入端所接的是VCCIO是高电平，因此此时第一与门逻辑单元31输出的第一驱动控制电压Va为低电平，即为1.8V的电压。

与此同时，第二或门逻辑单元51的第二输入端输入的是地电压VSS，是低电平0V，且第一输入端所接的第二电压Vpre_1为低压值0V，因此第二或门逻辑单元51输出的第二驱动控制电压Vd为低电平，即为0V的电压。

2、当驱动电压Vpad的电压值在1.8V-3.6V这段区间时：

由于驱动电压Vpad大于晶体管正常工作电压VDD,因此高通比较器将驱动电压Vpad输出至第二缓冲器buffer2，第二缓冲器buffer2进行缓冲然后输出高电平(VCCIO)，即3.6V的电压输出至第二与门逻辑单元21的第一输入端，第二与门逻辑单元21的第二输入端所输入的电压为第一电压Vpre_1，且此时第一电压Vpre_1为低压值VDD(1.8V)，因此第二与门逻辑单元21的两个输入端中一个为高电平，一个为低电平，其所输出的第二保护偏置电压Vc为低电平，即为VDD(1.8V)。

与此同时，由于驱动电压Vpad大于晶体管正常工作电压VDD,低通比较器将晶体管正常工作电压VDD即1.8V的电压输出至第一缓冲器buffer1，第一缓冲器buffer1进行缓冲，然后输出1.8V的电压输出至第一或门逻辑单元41的第一输入端，由于此时第一或门逻辑单元41的第一输入端是高电平，所以其此时所输出的第一保护偏置电压Vb为1.8V的电压。结束了Vpad上升过程中的保护作用，同时避免了晶体管P1的Vgs压差(Vpmid-Vb)和Vgd(Vpad-Vb)压差过压。

与此同时，第一与门逻辑单元31的第一输入端输入的第一电压Vpre_0是低压值1.8V，第二输入端所接的是VCCIO，因此此时第一与门逻辑单元31输出的第一驱动控制电压Va为低电平，即1.8V的电压。

与此同时，第二或门逻辑单元51的第二输入端输入的是地电压VSS，是低电平0V，且第一输入端所接的第二电压Vpre_1为低压值0V，因此第二或门逻辑单元51输出的第二驱动控制电压Vd为0V的电压。

从上述电路的工作原理可以看出，在Vpad上升过程中，Vb对保护了晶体管P1,而Vc保持为VDD不变。

通过实施本发明上述实施例所提供的耐高压高速驱动电路，最终电路中各电压的波形变化示意图，如图5所示(图5中右侧所示的电压符号用于表示左侧所示的各电压的电压值，以上述为例，VDD表示1.8V，VCCIO表示3.6V，VSS表示0V)，由图5可以看出第一保护偏置电压的下冲幅度是从晶体管正常工作电压下冲至地电压，下冲持续时长为驱动电压上升至晶体管正常工作电压的持续时长，第二保护偏置电压的上冲幅度是从晶体管正常工作电压上冲至电源电压，上冲持续时长为驱动电压下降至晶体管正常工作电压的持续时长，上冲和下冲的幅度和持续时长可控，解决了现有二级堆叠架构的驱动电路在晶体管栅极处所产生的上冲或下冲不可控的问题。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (8)

1.一种耐高压高速驱动电路，其特征在于，包括：电压生成模块以及驱动模块；所述电压生成模块，包括：电平转换器、第一保护偏置电压生成单元、第一驱动控制电压生成单元、第二保护偏置电压生成单元以及第二驱动控制电压生成单元；所述驱动模块，包括：依次级联的第一晶体管、第二晶体管、第三晶体管和第四晶体管；

所述第一晶体管接电源电压，所述第四晶体管接地电压；所述第一晶体管的栅极接第一驱动控制电压；所述第二晶体管的栅极接第一保护偏置电压；所述第三晶体管的栅极接第二保护偏置电压；所述第四晶体管的栅极接第二驱动控制电压；

所述电平转换器，用于生成第一电压和第二电压；所述第一电压的高压值与所述电源电压的电压值相同，所述第一电压的低压值与预设的晶体管正常工作电压的电压值相同；所述第二电压的高压值与所述晶体管正常工作电压的电压值相同，所述第二电压的低压值与所述地电压的电压值相同；

所述第一保护偏置电压生成单元，用于接收所述第二电压、所述晶体管正常工作电压以及由所述驱动模块生成的驱动电压；在所述第二电压的电压值为低压值，且所述驱动电压小于所述晶体管正常工作电压时，将所述地电压的电压值作为所述第一保护偏置电压的电压值，否则将所述晶体管正常工作电压的电压值作为所述第一保护偏置电压的电压值；

所述第一驱动控制电压生成单元，用于接收所第一电压以及所述电源电压；在所述第一电压的电压值为高压值时，将所述电源电压的电压值作为所述第一驱动控制电压的电压值，否则将所述晶体管正常工作电压的电压值作为所述第一驱动控制电压的电压值；

所述第二保护偏置电压生成单元，用于接收所述第一电压、所述晶体管正常工作电压以及所述驱动电压；在所述第一电压的电压值为高压值，且所述驱动电压大于所述晶体管正常工作电压时，将所述电源电压的电压值作为所述第二保护偏置电压的电压值，否则将所述晶体管正常工作电压的电压值作为所述第二保护偏置电压的电压值；

所述第二驱动控制电压生成单元，用于接收所第二电压以及所述地电压；在所述第二电压的电压值为高压值时，将所述晶体管正常工作电压的电压值作为所述第二驱动控制电压的电压值，否则将地电压的电压值作为所述第二驱动控制电压的电压值。

2.如权利要求1所述的耐高压高速驱动电路，其特征在于，所述第一晶体管的第一端接所述电源电压，所述第一晶体管的第二端与所述第二晶体管的第一端连接，所述第二晶体管的第二端与所述第三晶体管的第一端连接，所述第三晶体管的第二端与所述第四晶体管的第一端连接，所述第四晶体管的第二端接地电压；所述第二晶体管的第二端为所述驱动电压的输出端；

其中，当所述第一晶体管为PMOS管时，所述第一晶体管的第一端为所述第一晶体管的源极，所述第一晶体管的第二端为所述第一晶体管的漏极；当所述第一晶体管为NMOS管时，所述第一晶体管的第一端为所述第一晶体管的漏极，所述第一晶体管的第二端为所述第一晶体管的源极；

当所述第二晶体管为PMOS管时，所述第二晶体管的第一端为所述第二晶体管的源极，所述第二晶体管的第二端为所述第二晶体管的漏极；当所述第二晶体管为NMOS管时，所述第二晶体管的第一端为所述第二晶体管的漏极，所述第二晶体管的第二端为所述第二晶体管的源极；

当所述第三晶体管为PMOS管时，所述第三晶体管的第一端为所述第三晶体管的源极，所述第三晶体管的第二端为所述第三晶体管的漏极；当所述第三晶体管为NMOS管时，所述第三晶体管的第一端为所述第三晶体管的漏极，所述第三晶体管的第二端为所述第三晶体管的源极；

当所述第四晶体管为PMOS管时，所述第四晶体管的第一端为所述第四晶体管的源极，所述第四晶体管的第二端为所述第四晶体管的漏极；当所述第四晶体管为NMOS管时，所述第四晶体管的第一端为所述第四晶体管的漏极，所述第四晶体管的第二端为所述第四晶体管的源极。

3.如权利要求1所述的耐高压高速驱动电路，其特征在于，所述第一保护偏置电压生成单元，包括：低通比较器、第一缓冲器以及第一或门逻辑单元；

所述低通比较器的输出端与所述第一缓冲器的输入端连接，所述第一缓冲器的输出端与所述第一或门逻辑单元的第一输入端连接，所述第一或门逻辑单元的第二输入端接收第二电压，所述第一或门逻辑单元的输出端与所述第二晶体管的栅极连接；

所述低通比较器，用于接收所述驱动电压以及所述晶体管正常工作电压，并将所述驱动电压和所述晶体管正常工作电压中电压值较小的电压，输出至第一缓冲器。

4.如权利要求3所述的耐高压高速驱动电路，其特征在于，所述低通比较器包括：第五晶体管和第六晶体管；所述第五晶体管和所述第六晶体管均为NMOS管；

所述第五晶体管的漏极接收所述驱动电压，所述第五晶体管的源极与所述第六晶体管的源极连接，所述第五晶体管的栅极与所述第六晶体管的漏极连接；

所述第六晶体管的源极为所述低通比较器的输出端，所述第六晶体管的栅极与所述第五晶体管的漏极连接，所述第六晶体管的漏极接收所述晶体管正常工作电压。

5.如权利要求1所述的耐高压高速驱动电路，其特征在于，所述第一驱动控制电压生成单元，包括：第一与门逻辑单元；所述第一与门逻辑单元的第一输入端接收所述第一电压，所述第一与门逻辑单元的第二输入端接收所述电源电压。

6.如权利要求1所述的耐高压高速驱动电路，其特征在于，所述第二保护偏置电压生成单元，包括：高通比较器、第二缓冲器以及第二与门逻辑单元；

所述高通比较器的输出端与所述第二缓冲器的输入端连接，所述第二缓冲器的输出端与所述第二与门逻辑单元的第一输入端连接，所述第二与门逻辑单元的第二输入端接收所述第一电压，所述第二与门逻辑单元的输出端与所述第三晶体管的栅极连接；

所述高通比较器，用于接收所述驱动电压以及所述晶体管正常工作电压，并将所述驱动电压和所述晶体管正常工作电压中电压值较大的电压，输出至第二缓冲器。

7.如权利要求6所述的耐高压高速驱动电路，其特征在于，所述高通比较器包括：第七晶体管和第八晶体管；所述第七晶体管和所述第八晶体管均为PMOS管；

所述第七晶体管的源极接收所述驱动电压，所述第七晶体管的漏极与所述第八晶体管的源极连接，所述第七晶体管的栅极与所述第八晶体管的源极连接；

所述第八晶体管的漏极为所述高通比较器的输出端，所述第八晶体管的栅极与所述第七晶体管的源极连接，所述第八晶体管的源极接收所述晶体管正常工作电压。

8.如权利要求1所述的耐高压高速驱动电路，其特征在于，所述第二驱动控制电压生成单元，包括：第二或门逻辑单元；所述第二或门逻辑单元的第一输入端接收所述第二电压，所述第二或门逻辑单元的第二输入端接收所述地电压。

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