CN108270430A - 电平转换电路 - Google Patents

Abstract

本发明提供了一种电平转换电路，包括用于输出第一电压源的电压值的第一电路和用于输出第二电压源的电压值的第二电路，其中，在第一电路的第一晶体管和第一电压源之间连接有一缓冲元件，通过所述缓冲元件缓解第一电压源对第一晶体管漏极节点处的充电速率，避免在该节点处产生毛刺信号；此外，所述缓冲元件还可有效缓解第一晶体管的漏电流效应，进而当所述第一晶体管为低压晶体管时，仍可能确保所述电平转换电路能够运行，进而可允许所述电平转换电路在较低的工作电压下仍然能够维持其正常的工作状态，有效增加了电平转换电路的工作电压的范围。

Description

电平转换电路

技术领域

本发明涉及半导体技术领域，特别涉及一种电平转换电路。

背景技术

半导体存储器中通常具有电平转换电路，用于通过所述电平转换电路把逻辑信号转换为编程或擦除操作期间所必须的高电压。图1为现有的一种电平转换电路的示意图，如图1所示，所述电平转换电路包括：反相器、第一晶体管N1、第二晶体管N2、第三晶体管P1和第四晶体管P2。其中，所述反相器用于接收一输入信号Vin并输出反相信号；第一晶体管N1的栅极连接至一供电电源Vdd，其源极与反相器的输出端连接，其漏极与所述第四晶体管P2的栅极连接；第二晶体管N2的栅极与反相器的输出端连接，其源极接地Vss，其漏极连接至所述电平转换电路的输出端Vout；第三晶体管P1的栅极连接至所述电平转换电路的输出端Vout，其源极连接至一电压源Vpp，其漏极与所述第一晶体管N1的漏极相连；所述第四晶体管P2的栅极与第一晶体管N1的漏极连接，其源极连接至所述电压源Vpp，其漏极连接至所述电平转换电路的输出端Vout。

当输入信号Vin为高电平值时，所述第二晶体管N2关断，此时，施加于第四晶体管P2栅极上的电压为低电平，第四晶体管P2导通，输出电压源Vpp的电压值；当输入信号Vin为低电平时，经所述反相器后形成高电平并施加于所述第二晶体管N2的栅极上，所述第二晶体管N2导通，输出端输出接地电压Vss，此时，输出端为低电平，第三晶体管P1导通，电压源Vpp对第一晶体管N1漏极的节点NA快速充电，进而导致在节点NA处产生较大的毛刺信号。

此外，根据图1所示的电平转换示电路可知，所述电平转换电路中的晶体管需为高压晶体管，从而在高压的条件下，可避免晶体管元件产生漏电流，确保晶体管元件能够维持其正常的工作过程。然而，这也必然导致所述第一晶体管N1需在较高的电压条件下方可导通，也就是说，需使所述供电电源VDD提供一较高的供电电压，通常所述供电电压为1.2V以上，方可确保电平转换电路的正常运行。如此一来，使得所述电平转换电路在较低的工作电压下无法正常工作，极大限制了其工作电压的范围。

发明内容

本发明的目的在于提供一种电平转换电路，以解决现有的电平转换电路在其工作过程中极易产生毛刺信号的问题。

本发明的又一目的在于，根据所提供的电平转换电路，避免其在较低的工作电压下无法正常运行的问题，提高其工作电压的范围。

为解决上述技术问题，本发明提供一种电平转换电路，包括一反相器、一第一电路和一第二电路，所述反相器的输入端连接一信号输入端，所述反相器的输出端分别连接至所述第一电路和所述第二电路的输入端。

其中，所述第一电路包括一第一晶体管、一第一缓冲元件、一第一开关元件以及一第一电压源；所述第一晶体管的栅极连接至一第一供电电源，所述第一晶体管的源极与所述反相器的输出端连接，所述第一晶体管的漏极连接至所述第一开关元件，以控制所述第一开关元件的导通或关断；所述第一开关元件连接于所述第一电压源和所述电平转换电路的输出端之间，用于控制第一电压源的电压值的输出；所述第一缓冲元件连接于所述第一晶体管的漏极和所述第一电压源之间。

以及，所述第二电路包括一第二开关元件以及一第二电压源，所述反相器的输出端与所述第二开关元件连接，以控制所述第二开关元件的导通或关断；所述第二开关元件连接于所述第二电压源和所述电平转换电路的输出端之间，用于控制所述第二电压源的电压值的输出。

本发明提供一种电平转换电路中，当所述信号输入端输入不同电平值的输入信号时，所述第一电路中的第一开关元件导通或第二电路中的第二开关元件导通，以输出第一电压源的电压值或第二电压源的电压值。

可选的，所述第一晶体管的阈值电压的绝对值小于0.8V。

可选的，所述第一电路还包括一第二晶体管，所述第二晶体管与所述第一缓冲元件串联并连接至所述第一晶体管的漏极和所述第一电压源之间，所述第二晶体管的栅极连接至所述电平转换电路的输出端。

可选的，所述第一电路中的第一电压源的电压值为正电压。

可选的，所述第一晶体管为NMOS晶体管。

可选的，所述第一缓冲元件为PMOS晶体管，所述第一缓冲元件的栅极连接至所述信号输入端，所述第一缓冲元件的源极连接至所述第一电压源，所述第一缓冲元件的漏极连接至所述第一晶体管的漏极。

可选的，所述第一开关元件为PMOS晶体管，所述第一开关元件的栅极与所述第一晶体管的漏极连接，所述第一开关元件的源极连接至所述第一电压源，所述第一开关元件的漏极连接至所述电平转换电路的输出端。

可选的，所述第二晶体管为PMOS晶体管，所述第二晶体管的源极连接至所述第一电压源，所述第二晶体管的漏极连接至所述第一缓冲元件。

可选的，所述第一电路中的第一电压源的电压值为负电压。

可选的，所述第一晶体管为PMOS晶体管。

可选的，所述第一缓冲元件为NMOS晶体管，所述第一缓冲元件的栅极连接至所述信号输入端，所述第一缓冲元件的源极连接至所述第一电压源，所述第一缓冲元件的漏极连接至所述第一晶体管的漏极。

可选的，所述第一开关元件为NMOS晶体管，所述第一开关元件的栅极与所述第一晶体管的漏极连接，所述第一开关元件的源极连接至所述第一电压源，所述第一开关元件的漏极连接至所述电平转换电路的输出端。

可选的，所述第二晶体管为NMOS晶体管，所述第二晶体管的源极连接至所述第一电压源，所述第二晶体管的漏极连接至所述第一缓冲元件。

可选的，所述第一电压源为正电压，所述第二电压源为负电压。

可选的，所述第二电路还包括一第三晶体管和一第二缓冲元件，所述第三晶体管的栅极连接至一第二供电电源，所述第三晶体管的源极与所述反相器的输出端连接，所述第三晶体管的漏极连接至所述第二开关元件，以控制所述第二开关元件的导通或关断；所述第二缓冲元件连接于所述第三晶体管的漏极和所述第二电压源之间。

可选的，所述第三晶体管的阈值电压的绝对值小于0.8V。

可选的，所述第三晶体管为PMOS晶体管。

可选的，所述第二缓冲元件为NMOS晶体管，所述第二缓冲元件的栅极连接至所述信号输入端，所述第二缓冲元件的源极连接至所述第二电压源，所述第二缓冲元件的漏极连接至所述第三晶体管的漏极。

可选的，所述第二开关元件为NMOS晶体管，所述第二开关元件的栅极与所述第三晶体管的漏极连接，所述第二开关元件的源极连接至所述第二电压源，所述第二开关元件的漏极连接至所述电平转换电路的输出端。

可选的，所述第二电路还包括一第四晶体管，所述第四晶体管与所述第二缓冲元件串联并连接于所述第三晶体管的漏极和所述第二电压源之间，所述第四晶体管的栅极连接至所述电平转换电路的输出端。

可选的，所述第四晶体管为NMOS晶体管，所述第四晶体管的源极连接至所述第二电压源，所述第四晶体管的漏极连接至所述第二缓冲元件。

在本发明提供的电平转换电路中，通过在第一晶体管和第一电压源之间连接第一缓冲元件，从而可缓解第一电压源对第一晶体管漏极的节点处的充电速率，避免在所述节点处产生毛刺信号。并且，通过所述第一缓冲元件还可有效缓解第一晶体管所产生的漏电流，因此，即使第一晶体管采用低压晶体管时，仍可确保电平转换电路的正常运行。进一步的，当所述第一晶体管采用低压晶体管时，则所述电平转换电路可在较低的工作电压下，仍可确保第一晶体管的正常工作，即，实现了所述电平转换电路在更低的工作电压下，仍然能够保持其正常的工作状态，有效增加了所述电平转换电路的工作电压的范围。

附图说明

图1为现有的一种电平转换电路的示意图；

图2为本发明一实施例中的电平转换电路其用于实现正电压和接地电压的电平转换的电路示意图；

图3为本发明一实施例中的电平转换电路其用于实现负电压和供电电压的电平转换的电路示意图；

图4为本发明一实施例中的电平转换电路其用于实现正电压和负电压的电平转换的电路示意图。

具体实施方式

如背景技术所述，在现有的电平转换电路中，一方面需采用高压晶体管元件，以避免电平转换电路中产生较大的漏电流；另一方面，为确保所述高压晶体管元件可正常运行，需使电平转换电路的在较高的供电电压下运行。然而，这也进一步导致了所述电平转换电路在低压条件下(例如，供电电压为1V)无法正常工作，限制了所述电平转换电路的工作电压的范围。

为此，本发明提供了一种电平转换电路，其在较低的工作电压下仍可以正常运行。具体的，所述电平转换电路包括一反相器、一第一电路和一第二电路，所述反相器的输入端连接一信号输入端，所述反相器的输出端分别连接至所述第一电路和所述第二电路的输入端。

其中，所述第一电路包括一第一晶体管、一第一缓冲元件、一第一开关元件以及一第一电压源；所述第一晶体管的栅极连接至一第一供电电源，所述第一晶体管的源极与所述反相器的输出端连接，所述第一晶体管的漏极连接至所述第一开关元件，以控制所述第一开关元件的导通或关断；所述第一开关元件连接于所述第一电压源和所述电平转换电路的输出端之间，用于控制第一电压源的电压值的输出；所述第一缓冲元件连接于所述第一晶体管的漏极和所述第一电压源之间。

以及，所述第二电路包括一第二开关元件以及一第二电压源，所述反相器的输出端与所述第二开关元件连接，以控制所述第二开关元件的导通或关断；所述第二开关元件连接于所述第二电压源和所述电平转换电路的输出端之间，用于控制所述第二电压源的电压值的输出。

当所述信号输入端输入不同电平值的输入信号时，所述第一电路中的第一开关元件导通或第二电路中的第二开关元件导通，以输出第一电压源的电压值或第二电压源的电压值。

本发明提供的电平转换电路中，第一电路中连接有第一缓冲元件，所述第一缓冲元件连接于第一晶体管和第一电压源之间，从而在第一晶体管的漏极和第一缓冲元件连接的节点处，可使第一电压源对所述节点的充电速率得到缓解，避免在所述节点处产生毛刺信号。如此一来，即使所述第一晶体管为低压晶体管(例如，其阈值电压的绝对值小于0.8V)，在所述第一缓冲元件的缓冲作用下，可有效缓解其所产生的漏电流，使所述电平转换电路仍可正常运行。由此可见，本发明提供的电平转换电路中，所述第一晶体管可采用低压晶体管元件，从而可使电平转换电路在较低的供电电压下仍可正常工作，有效增加了所述电平转换电路的工作电压的范围。

以下结合附图和具体实施例对本发明提出的电平转换电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

根据本发明提供的电平转换电路，可用于实现多种电压之间的转换。例如，正电压和接地电压之间的电平转换、负电压与供电电压的电平转换、以及正电压和负电压的电平转换。其中，图2为本发明一实施例中的电平转换电路其用于实现正电压和接地电压的电平转换的电路示意图，图3为本发明一实施例中的电平转换电路其用于实现负电压和供电电压的电平转换的电路示意图；图4为本发明一实施例中的电平转换电路其用于实现正电压和负电压的电平转换的电路示意图。

首先，参考图2所示，所述电平转换电路包括：一反相器、一第一电路110和一第二电路120，所述反相器的输入端连接一信号输入端Vin‐1，所述反相器的输出端分别连接至所述第一电路110和所述第二电路120的输入端。即，输入信号经由所述反相器反相后，所形成的反相信号被所述第一电路110和第二电路120所接收，根据接收到的反相信号，相应的输出第一电压源Vpp‐1的电压值或第二电压源Vss‐1的电压值。其中，所述第一电路110中的第一电压源Vpp‐1的电压值为正电压，所述第二电路120中的第二电压源Vss‐1为接地电压。

所述第一电路110包括一第一晶体管N1‐1、一第一缓冲元件P3‐1、一第一开关元件P2‐1以及一第一电压源Vpp‐1。其中，所述第一晶体管N1‐1可以为NMOS晶体管。所述第一晶体管N1‐1的栅极连接至一第一供电电源Vdd‐1，所述第一晶体管N1‐1的源极与所述反相器的输出端连接，所述第一晶体管N1‐1的漏极连接至所述第一开关元件P2‐1，以控制所述第一开关元件P2‐1的导通或关断；所述第一开关元件P2‐1连接于所述第一电压源Vpp‐1和所述电平转换电路的输出端Vout‐1之间，用于控制第一电压源Vpp‐1的电压值输出；所述第一缓冲元件P3‐1连接于所述第一晶体管N1‐1的漏极和所述第一电压源Vpp‐1之间，即，通过所述第一缓冲元件P3‐1可有效缓解第一电压源Vpp‐1对第一晶体管N1‐1漏极的充电速度，从而当所述第一晶体管N1‐1为低压晶体管时，仍可避免其产生较大的漏电流，确保所述电平转换电路可正常工作。例如，当所述第一晶体管N1‐1的阈值电压的绝对值小于0.8V时，此时，所述第一供电电源Vdd‐1的电压值仅需大于0.8V即可确保所述第一晶体管N1‐1的正常开启，使所述电平转换电路即使是在1V的低电压条件下仍能够正常运行。

所述第二电路120包括一第二开关元件N2‐1以及一第二电压源Vss‐1，所述反相器的输出端与所述第二开关元件N2‐1连接，以控制所述第二开关元件N2‐1的导通或关断；所述第二开关元件N2‐1连接于所述第二电压源Vss‐1和所述电平转换电路的输出端Vout‐1之间，用于控制所述第二电压源Vss‐1的电压值输出。

当所述信号输入端Vin‐1输入不同电平值的输入信号时，选择性的使第一电路110导通或第二电路120导通，即，所述第一电路110中的第一开关元件P2‐1导通或第二电路120中的第二开关元件N2‐1导通，进而输出第一电压源Vpp‐1的电压值或第二电压源Vss‐1的电压值，实现不同电压值的电平转换。

继续参考图2所示，所述第一电路110还包括一第二晶体管P4‐1，所述第二晶体管P4‐1与所述第一缓冲元件P3‐1串联并连接至所述第一晶体管N1‐1的漏极和所述第一电压源Vpp‐1之间，所述第二晶体管P4‐1的栅极连接至所述电平转换电路的输出端Vout‐1。本实施例中，所述第二晶体管P4‐1的源极连接至所述第一电压源Vpp‐1，所述第二晶体管P4‐1的漏极连接至所述第一缓冲元件P3‐1。

进一步的，所述第一缓冲元件P3‐1可以为PMOS晶体管，所述第一缓冲元件P3‐1的栅极连接至所述信号输入端Vin‐1，从而可通过输入信号控制所述第一缓冲元件P3‐1的导通或关闭，所述第一缓冲元件P3‐1的漏极连接至所述第一晶体管N1‐1的漏极，所述第一缓冲元件P3‐1的源极连接至所述第一电压源Vpp‐1，即，本实施例中，所述第一缓冲元件P3‐1的源极与所述第二晶体管P4‐1的漏极连接。相应的，所述第二晶体管P4‐1优选为PMOS晶体管。

其中，所述第一开关元件P2‐1也可以为PMOS晶体管，所述第一开关元件P2‐1的栅极与所述第一晶体管N1‐1的漏极连接，所述第一开关元件P2‐1的源极连接至所述第一电压源Vpp‐1，所述第一开关元件P2‐1的漏极连接至所述电平转换电路的输出端。即，所述第一开关元件P2‐1的栅极接收电信号，以控制所述第一开关元件P2‐1的导通或关闭，当所述第一开关元件P2‐1导通时，所述第一开关元件P2‐1将第一电压源Vpp‐1的电压值传输至所述电平转换电路的输出端Vout‐1。

如图2所示的电平转换电路的工作原理可参考如下：

当信号输入端Vin‐1输入的信号为高电平(例如为1V)时，第一缓冲元件P3‐1关闭；经反相后于节点NB‐1处的电平值为低电平(例如为0V)，第二开关元件N2‐1关闭；由于所示第一晶体管N1‐1可以为低压晶体管，因此即使所述第一供电电源Vdd‐1提供的电压值较小(例如为1V)，仍可确保所述第一晶体管N1‐1正常导通，此时节点NA‐1处的电平值为低电平，第一开关元件P2‐1导通，输出第一电压源Vpp‐1的电压值；

当信号输入端Vin‐1输入的信号为低电平(例如为0V)时，第一缓冲元件P3‐1导通；经反相后形成高电平(例如为1V)并施加于所述第二开关元件N2‐1上，使第二开关元件N2‐1导通，输出第二电压源Vss‐1的电压值；此时，所述电平转换电路的输出端Vout‐1的电平值为低电平，使所述第二晶体管P4‐1导通，进而，所述第一电压源Vpp‐1经由所述第二晶体管P4‐1和第一缓冲元件P3‐1后对第一晶体管N1‐1漏极处的节点NA‐1充电；可见，通过所述第二晶体管P4‐1和第一缓冲元件P3‐1的缓冲作用，避免在节点NA‐1处产生较大的毛刺信号，并有效缓解了节点NA‐1处的充电速率，如此一来，即使所述第一晶体管N1‐1采用低压晶体管，仍可能够使其产生的漏电流得到缓解。

接着，参考图3所示，图3所示的电平转换电路可用于实现负电压和供电电压的电平转换。即，所述第一电路210中的第一电压源Vnp‐2的电压值为负电压，所述第二电路220中的第二电压源Vdd‐2为供电电压。

与图2所示的电平转换电路类似的，图3所示的电平转换电路中，所述第一电路110包括一第一晶体管P1‐2、一第一缓冲元件N3‐2、一第一开关元件N2‐2以及一第一电压源Vnp‐2。

其中，所述第一晶体管P1‐2可以为PMOS晶体管。所述第一晶体管P1‐2的栅极连接至一第一供电电源Vss‐2，所述第一供电电压Vss‐2可以为接地电压源；所述第一开关元件N2‐2连接于所述第一电压源Vnp‐2和所述电平转换电路的输出端Vout之间，用于控制第一电压源Vnp‐2的电压值输出；所述第一缓冲元件N3‐2连接于所述第一晶体管P1‐2的漏极和所述第一电压源Vnp‐2之间，即，通过所述第一缓冲元件N3‐2可有效缓解第一电压源Vnp‐2对第一晶体管P1‐2漏极节点NA‐2的充电速度，避免在节点NA‐2处产生较大的毛刺信号。

此外，所述第一晶体管P1‐2可以为低压晶体管，从而当经由反相器后的高电平反相信号的电压值较低时，仍可确保所述第一晶体管P1‐2可正常导通。例如，所述反相器连接至供电电压Vdd‐2时，当输入信号为低电平时，得到的反相信号的电压值为供电电压Vdd‐2的电压值，此时，由于所述第一晶体管P1‐2为低压晶体管，因此，即使供电电压Vdd‐2的电压值较低(小于或等于1V)，仍能确保所述第一晶体管P1‐2可正常开启。

进一步的，所述第一缓冲元件N3‐2可以为NMOS晶体管，其栅极连接至所述信号输入端Vin‐2，以控制所述第一缓冲元件N3‐2的导通或关闭，所述第一缓冲元件N3‐2的漏极连接至所述第一晶体管P1‐2的漏极，所述第一缓冲元件N3‐2的源极连接至所述第一电压源Vnp‐2。相应的，所述第一开关元件N2‐2也可以为NMOS晶体管，所述第一开关元件N2‐2的栅极与所述第一晶体管P1‐2的漏极连接，所述第一开关元件N2‐2的源极连接至所述第一电压源Vnp‐2，所述第一开关元件N2‐2的漏极连接至所述电平转换电路的输出端Vout‐2，以控制所述第一电压源Vnp‐2的输出。

继续参考图3所示，所述第一电路110还包括一第二晶体管N4‐2，所述第二晶体管N4‐2可以为NMOS晶体管。即，所述第二晶体管N4‐2的栅极连接至所述电平转换电路对了输出端Vout‐2，所述第二晶体管N4‐2的源极连接至所述第一电压源Vnp‐2，所述第二晶体管N4‐2的漏极连接至所述第一缓冲元件N3‐2。

继续参考图3所示，所述第二电路220包括一第二开关元件P2‐2以及一第二电压源Vdd‐2，所述反相器的输出端与所述第二开关元件P2‐2连接，以控制所述第二开关元件P2‐2的导通或关断；所述第二开关元件P2‐2连接于所述第二电压源Vdd‐2和所述电平转换电路的输出端Vout‐2之间，用于控制所述第二电压源Vdd‐2的电压值输出。

与图2所示的电平转换电路的工作原理类似的，在图3所示的电平转换电路中，

当信号输入端Vin输入的信号为低电平时，第一缓冲元件N3‐2关闭；经反相后于节点NB‐2处形成高电平，并施加于所述第二开关元件P2‐2上，使第二开关元件P2‐2关闭；此时，由于所述第一晶体管P1‐2可以为低压晶体管，因此即使经反相器反相后的高电平信号的电压值较低，仍可确保所述第一晶体管P1‐2正常导通，此时节点NA‐2处的电平值为高电平，第一开关元件N2‐2导通，输出第一电压源Vnp‐2的电压值；

当信号输入端Vin‐2输入的信号为高电平时，第一缓冲元件N3‐2导通；经反相后于节点NB‐2处的电平值为低电平，第二开关元件P2‐2导通，输出第二电压源Vdd‐2的电压值；此时，所述电平转换电路的输出端Vout的电平值为高电平，使所述第二晶体管N4‐2导通，进而，所述第一电压源Vnp‐2经由所述第二晶体管N4‐2和第一缓冲元件N3‐2后对第一晶体管P1‐2漏极处的节点NA‐2充电。可见，通过所述第二晶体管N4‐2和第一缓冲元件N3‐2的缓冲作用，可避免在节点NA‐2处产生较大的毛刺信号；并且，在第一缓冲元件N3‐2的缓冲作用下，可缓解第一晶体管P1‐2产生的漏电流，因此，当所述第一晶体管P1‐2采用低压晶体管，仍能够确保电平转电路的正常运行。

接着，参考图4所示，图4所示的电平转换电路可用于实现正电压和负电压的电平转换。即，所述第一电路310中的第一电压源Vpp‐3的电压值为正电压，所述第二电路320中的第二电压源Vnp‐3的电压值为负电压。

在图4所示的电平转换电路中，其第一电路310与图2所示的电平转换电路中的第一电路110的结构类似，其第二电路320与图3所示的电平转换电路中的第一电路210的结构类似。

具体的，图4所示的电平转换电路中，第一电路310包括：一第一晶体管N1‐3、一第一缓冲元件P3‐3、一第一开关元件P2‐3以及一第一电压源Vpp‐3。第二电路320包括：一第三晶体管P1‐3、一第二缓冲元件N3‐3、一第二开关元件N2‐3以及一第二电压源Vnp‐3。进一步的，所述第一电路310还包括一第二晶体管P4‐3，所述第二电路320还包括一第四晶体管N4‐3。可选的，所述第一晶体管N1‐3和所述第三晶体管P1‐3可均采用低压晶体管，例如所述第一晶体管N1‐3和所述第三晶体管P1‐3的阈值电压的绝对值均小于0.8V。

与图2和图3所示的电平转换电路类似的，其中，所述第一晶体管N1‐3可以为NMOS晶体管，所述第三晶体管P1‐3可以为PMOS晶体管；所述第一开关元件P2‐3可以为PMOS晶体管，所述第二开关元件N2‐3可以为NMOS晶体管；所述第一缓冲元件P3‐3可以为PMOS晶体管，所述第二缓冲元件N3‐3可以为NMOS晶体管；所述第二晶体管P4‐3为PMOS晶体管，所述第四晶体管N4‐3为NMOS晶体管。

即，图4所示的电平转换电路中，所述第一晶体管N1‐3和第三晶体管P1‐3的漏极均连接至所述反相器的输出端，当反相信号为低电平时，所述反相信号经由所述第一晶体管N1‐3后施加于所述第一开关元件N1‐3的栅极上，以控制所述第一开关元件N1‐3导通，输出第一电压源Vpp‐3的电压值；当反相信号为高电平时，所述反相信号经由所述第三晶体管P1‐3后施加于所述第二开关元件N2‐3的栅极上，使所述第二开关元件N2‐3导通，输出第二电压源Vnp‐3的电压值；所述第二晶体管P4‐3和所述第四晶体管N4‐3的栅极均连接至所述电平转换电路的输出端Vout‐3，以控制其导通或关断；所述第一缓冲元件P3‐3和第二缓冲元件N3‐3均通过输入信号控制其导通或关断。

当输入信号为低电平时，其输出端Vout‐3的电压值为低电平，此时，所述第一缓冲元件P3‐3导通，所述第二晶体管P4‐3导通，通过所述第一缓冲元件P3‐3和第二晶体管P4‐3的缓冲作用，有效缓解了第一晶体管N1‐3的漏电流效应；当输入信号为高电平时，其输出端Vout‐3的电压值为高电平，此时，所述第二缓冲元件N3‐3导通，所述第四晶体管N4‐3导通，通过所述第二缓冲元件N3‐3和第四晶体管N4‐3的缓冲作用，有效缓解了第三晶体管P1‐3的漏电流效应。

综上所述，本发明提供的电平转换电路中，通过在第一电路中增加第一缓冲元件，通过所述第一缓冲元件可避免在第一晶体管漏极的节点处产生毛刺信号；并且，还可有效缓解第一晶体管所产生的漏电流效应，从而可采用低压晶体管作为第一晶体管，如此，可使电平转换电路即使在较低的工作电压下仍能够正常运行。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (21)

1.一种电平转换电路，其特征在于，包括一反相器、一第一电路和一第二电路，所述反相器的输入端连接一信号输入端，所述反相器的输出端分别连接至所述第一电路和所述第二电路的输入端；

所述第一电路包括一第一晶体管、一第一缓冲元件、一第一开关元件以及一第一电压源；所述第一晶体管的栅极连接至一第一供电电源，所述第一晶体管的源极与所述反相器的输出端连接，所述第一晶体管的漏极连接至所述第一开关元件；所述第一开关元件连接于所述第一电压源和所述电平转换电路的输出端之间；所述第一缓冲元件连接于所述第一晶体管的漏极和所述第一电压源之间；

所述第二电路包括一第二开关元件以及一第二电压源，所述反相器的输出端与所述第二开关元件连接；所述第二开关元件连接于所述第二电压源和所述电平转换电路的输出端之间；

当所述信号输入端输入不同电平值的输入信号时，所述第一电路中的第一开关元件导通或第二电路中的第二开关元件导通，以输出所述第一电压源的电压值或所述第二电压源的电压值。

2.如权利要求1所述的电平转换电路，其特征在于，所述第一晶体管的阈值电压的绝对值小于0.8V。

3.如权利要求1所述的电平转换电路，其特征在于，所述第一电路还包括一第二晶体管，所述第二晶体管与所述第一缓冲元件串联并连接至所述第一晶体管的漏极和所述第一电压源之间，所述第二晶体管的栅极连接至所述电平转换电路的输出端。

4.如权利要求3所述的电平转换电路，其特征在于，所述第一电路中的第一电压源的电压值为正电压。

5.如权利要求4所述的电平转换电路，其特征在于，所述第一晶体管为NMOS晶体管。

6.如权利要求4所述的电平转换电路，其特征在于，所述第一缓冲元件为PMOS晶体管，所述第一缓冲元件的栅极连接至所述信号输入端，所述第一缓冲元件的源极连接至所述第一电压源，所述第一缓冲元件的漏极连接至所述第一晶体管的漏极。

7.如权利要求4所述的电平转换电路，其特征在于，所述第一开关元件为PMOS晶体管，所述第一开关元件的栅极与所述第一晶体管的漏极连接，所述第一开关元件的源极连接至所述第一电压源，所述第一开关元件的漏极连接至所述电平转换电路的输出端。

8.如权利要求4所述的电平转换电路，其特征在于，所述第二晶体管为PMOS晶体管，所述第二晶体管的源极连接至所述第一电压源，所述第二晶体管的漏极连接至所述第一缓冲元件。

9.如权利要求3所述的电平转换电路，其特征在于，所述第一电路中的第一电压源的电压值为负电压。

10.如权利要求9所述的电平转换电路，其特征在于，所述第一晶体管为PMOS晶体管。

11.如权利要求9所述的电平转换电路，其特征在于，所述第一缓冲元件为NMOS晶体管，所述第一缓冲元件的栅极连接至所述信号输入端，所述第一缓冲元件的源极连接至所述第一电压源，所述第一缓冲元件的漏极连接至所述第一晶体管的漏极。

12.如权利要求9所述的电平转换电路，其特征在于，所述第一开关元件为NMOS晶体管，所述第一开关元件的栅极与所述第一晶体管的漏极连接，所述第一开关元件的源极连接至所述第一电压源，所述第一开关元件的漏极连接至所述电平转换电路的输出端。

13.如权利要求9所述的电平转换电路，其特征在于，所述第二晶体管为NMOS晶体管，所述第二晶体管的源极连接至所述第一电压源，所述第二晶体管的漏极连接至所述第一缓冲元件。

14.如权利要求3所述的电平转换电路，其特征在于，所述第一电压源为正电压，所述第二电压源为负电压。

15.如权利要求14所述的电平转换电路，其特征在于，所述第二电路还包括一第三晶体管和一第二缓冲元件，所述第三晶体管的栅极连接至一第二供电电源，所述第三晶体管的源极与所述反相器的输出端连接，所述第三晶体管的漏极连接至所述第二开关元件；所述第二缓冲元件连接于所述第三晶体管的漏极和所述第二电压源之间。

16.如权利要求15所述的电平转换电路，其特征在于，所述第三晶体管的阈值电压的绝对值小于0.8V。

17.如权利要求15所述的电平转换电路，其特征在于，所述第三晶体管为PMOS晶体管。

18.如权利要求15所述的电平转换电路，其特征在于，所述第二缓冲元件为NMOS晶体管，所述第二缓冲元件的栅极连接至所述信号输入端，所述第二缓冲元件的源极连接至所述第二电压源，所述第二缓冲元件的漏极连接至所述第三晶体管的漏极。

19.如权利要求15所述的电平转换电路，其特征在于，所述第二开关元件为NMOS晶体管，所述第二开关元件的栅极与所述第三晶体管的漏极连接，所述第二开关元件的源极连接至所述第二电压源，所述第二开关元件的漏极连接至所述电平转换电路的输出端。

20.如权利要求15所述的电平转换电路，其特征在于，所述第二电路还包括一第四晶体管，所述第四晶体管与所述第二缓冲元件串联并连接于所述第三晶体管的漏极和所述第二电压源之间，所述第四晶体管的栅极连接至所述电平转换电路的输出端。

21.如权利要求20所述的电平转换电路，其特征在于，所述第四晶体管为NMOS晶体管，所述第四晶体管的源极连接至所述第二电压源，所述第四晶体管的漏极连接至所述第二缓冲元件。