CN114937658A - 芯片系统 - Google Patents

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Abstract

本公开实施例提供一种芯片系统，所述芯片系统包括：第一晶圆，所述第一晶圆中具有阵列排布的多个第一功能芯片；第二晶圆，所述第二晶圆位于所述第一晶圆上方；所述第二晶圆中具有阵列排布的多个第二功能芯片；其中，所述第一功能芯片与所述第二功能芯片具有不同类型的功能；每个所述第二功能芯片在所述第一晶圆上的投影与至少两个相邻的所述第一功能芯片部分重叠；所述第二功能芯片与至少两个相邻的所述第一功能芯片在重叠的区域内键合连接；键合连接的所述第一功能芯片与所述第二功能芯片之间具有信号通道多路连接通道；所述多路连接通道被配置为使所述第二功能芯片与至少两个所述第一功能芯片之间具有信号通信。

Description

芯片系统
技术领域
本公开涉及半导体技术领域，涉及但不限于一种芯片系统。
背景技术
随着大数据时代的到来，5G、AIoT的快速发展对芯片性能的要求越来越高，主要体现在大容量、高带宽、高运算速率、低延迟等方面；然而摩尔定律的发展已经放缓，器件特征尺寸已逼近物理极限，材料和工艺研发也遇到了瓶颈。三维集成技术将二维的芯片互连结构改为三维互连，极大提升了封装密度，从而提升了芯片性能。
然而，现有的三维集成技术多倾向于将少数不同功能的芯片构建为小型的芯片系统。在面向超级计算机、服务器、交换机等超高算力、超高带宽的需求时，仍需要将已构建好的小型芯片系统互连，拼凑构建为超大型芯片系统，这样会导致芯片系统的体积较大，互连速率也较低。
发明内容
有鉴于此，本公开实施例提供了一种芯片系统，包括：
第一晶圆，所述第一晶圆中具有阵列排布的多个第一功能芯片；
第二晶圆，所述第二晶圆位于所述第一晶圆上方；所述第二晶圆中具有阵列排布的多个第二功能芯片；
其中，所述第一功能芯片与所述第二功能芯片具有不同类型的功能；每个所述第二功能芯片在所述第一晶圆上的投影与至少两个相邻的所述第一功能芯片部分重叠；所述第二功能芯片与至少两个相邻的所述第一功能芯片在重叠的区域内键合连接；
键合连接的所述第一功能芯片与所述第二功能芯片之间具有多路连接通道；所述多路连接通道被配置为使所述第二功能芯片与至少两个所述第一功能芯片之间具有信号通信。
在一些实施例中，任意四个两两相邻的所述第一功能芯片与同一个所述第二功能芯片连接。
在一些实施例中，所述第二晶圆包括载体层，所述阵列排布的多个第二功能芯片固定在所述载体层上。
在一些实施例中，所述第二功能芯片为裸片，每个所述第二功能芯片拼接在所述载体层上。
在一些实施例中，所述第二晶圆的边缘为根据所述第二功能芯片的阵列边缘进行切割后的边缘。
在一些实施例中，所述第一功能芯片包括功能模块；
所述第二功能芯片包括至少一个核心模块和多个互连模块；所述互连模块位于所述第二功能芯片中与所述第一功能芯片重叠的区域，所述核心模块位于所述第二功能芯片中除所述互连模块以外的区域。
在一些实施例中，所述功能模块包括处理器；所述核心模块包括存储器，所述互连模块包括存储控制器。
在一些实施例中，所述功能模块包括可编程逻辑单元；所述核心模块包括开关单元，所述互连模块包括连接单元。
在一些实施例中，所述多个第一功能芯片之间具有切割道，所述切割道内具有多个测试结构；
每个所述测试结构连接一个所述第一功能芯片，以及所述第一功能芯片键合连接的所述第二功能芯片；所述第二功能芯片通过所述测试结构检测所述第一功能芯片的电性能。
在一些实施例中，所述芯片系统还包括：
多个输入输出芯片；
任意一个所述输入输出芯片至少与一个所述第一功能芯片或所述第二功能芯片连接。
在一些实施例中，所述输入输出芯片与所述第二晶圆位于同一层，且所述输入输出芯片位于所述阵列排布的多个第二功能芯片的边缘；所述输入输出芯片与所述第一功能芯片键合连接，且所述输入输出芯片与所述第一功能芯片之间具有多路连接通道；所述多路连接通道被配置为使所述输入输出芯片与所述第一功能芯片之间具有信号通信。
在一些实施例中，所述芯片系统还包括：
基板，覆盖于所述第二功能芯片和所述输入输出芯片上；
所述基板与所述输入输出芯片键合连接，且所述输入输出芯片与所述基板之间具有输入输出通道；
所述基板内具有重布线层；所述重布线层中具有连接所述输入输出芯片与所述基板表面的信号通道。
在一些实施例中，所述芯片系统还包括：
散热结构，覆盖所述第一功能芯片和所述第二功能芯片；
其中，所述散热结构在覆盖所述第一功能芯片表面的区域内与所述第一功能芯片表面接触；所述散热结构覆盖所述第二功能芯片表面的区域与所述第二功能芯片表面接触。
在一些实施例中，所述散热结构包括多个凸起结构；
位于覆盖所述第一功能芯片的区域内的所述凸起结构，向所述第一功能芯片表面延伸并接触所述第一功能芯片。
在本公开实施例提供的芯片系统中，第一功能芯片与第二功能芯片具有不同类型的功能，每个第二功能芯片在第一晶圆上的投影分别与至少两个第一功能芯片部分重叠，且第二功能芯片与第一功能芯片在重叠的区域内键合连接并具有多路连接通道。如此，一方面，错位堆叠设置的第一晶圆与第二晶圆减小了芯片系统的体积，提高了芯片系统的互连速率，且无需设置基板用于承载芯片系统中的多个芯片；另一方面，功能不同的第一晶圆和第二晶圆键合连接在一起，提高了芯片系统的扩展性和容错率。
附图说明
图1为本公开实施例提供的一种芯片系统的示意图；
图2为本公开实施例提供的一种芯片系统的俯视图；
图3为本公开实施例提供的另一种芯片系统中第二晶圆的示意图；
图4为本公开实施例提供的又一种芯片系统中第二晶圆的俯视图；
图5为本公开实施例提供的又一种芯片系统的局部俯视图；
图6为本公开实施例提供的又一种芯片系统中测试结构的示意图；
图7为本公开实施例提供的又一种芯片系统中输入输出芯片的俯视图；
图8为本公开实施例提供的又一种芯片系统中输入输出芯片的剖视图；
图9为本公开实施例提供的又一种芯片系统中基板的示意图；
图10为本公开实施例提供的又一种芯片系统中散热结构的俯视图；
图11为本公开实施例提供的又一种芯片系统中散热结构的剖视图；
图12为本公开实施例提供的又一种芯片系统的示意图。
具体实施方式
为了便于理解本公开，下面将参照相关附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在一些实施例中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即这里可以不描述实际实施例的全部特征，不详细描述公知的功能和结构。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文中所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，属于“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
除非另有定义，本文所使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
如图1所示，本公开实施例提供了一种芯片系统10，包括：
第一晶圆110，所述第一晶圆110中具有阵列排布的多个第一功能芯片111；
第二晶圆120，所述第二晶圆120位于所述第一晶圆110上方；所述第二晶圆120中具有阵列排布的多个第二功能芯片121；
其中，所述第一功能芯片111与所述第二功能芯片121具有不同类型的功能；每个所述第二功能芯片121在所述第一晶圆110上的投影与至少两个相邻的所述第一功能芯片111部分重叠；所述第二功能芯片121与至少两个相邻的所述第一功能芯片111在重叠的区域内键合连接；
键合连接的所述第一功能芯片111与所述第二功能芯片121之间具有多路连接通道130；所述多路连接通道130被配置为使所述第二功能芯片121与至少两个所述第一功能芯片111之间具有信号通信。
应当理解，图中为了使得各层结构均能被清晰示出，可能造成各层结构的尺寸比例关系与实际结构不符。在一些实施例中，所述第一晶圆110中具有阵列排布的多个未经切割的第一功能芯片111，所述第二晶圆120位于所述第一晶圆110上方；所述第二晶圆120中具有阵列排布的多个已经切割或晶圆重组的第二功能芯片121。
在本公开实施例中，第一晶圆110可以为未经切割的晶圆，即阵列排布的多个第一功能芯片111可以通过多条切割道进行分隔，但并没有经由切割工艺形成多个单独的裸片（die），多个第一功能芯片111之间可以不进行直接互连。第一功能芯片111的类型包括但不限于现场可编程门阵列（Field Programmable Gate Array，FPGA）中的可编程逻辑功能块（Configurable Logic Block，CLB）、图形处理器（Graphics Processing Unit，GPU）中的流式多处理器（Streaming Multiprocesser，SM）等。可以理解的是，由于不需要对第一晶圆110进行切割，可以简化芯片系统10的制造工艺，降低成本。
第二晶圆120位于第一晶圆110上，且第二晶圆120中具有阵列排布的多个第二功能芯片121。第二晶圆120可以为重组晶圆（Reconstituted Wafer），即第二晶圆120中的多个第二功能芯片121可以为切割后的裸片，多个第二功能芯片121通过晶圆重组，拼接至一个人造晶圆上，从而形成第二晶圆120，这里的人造晶圆可以为硅、聚合物等材料。重组晶圆在设计上更加灵活，可以集成多种不同功能的芯片，应用较为广泛。在一些实施例中，第二晶圆120中的多个第二功能芯片121可以为筛选出的已知良好芯片（Known Good Die，KGD），以提高芯片系统10的可靠性。可以理解的是，根据芯片系统10的实际功能需求及工艺要求，第一晶圆110既可以是未经切割的晶圆，也可以为重组晶圆；第二晶圆120既可以是未经切割的晶圆，也可以为重组晶圆。由于第一功能芯片111和第二功能芯片121分别位于第一晶圆110和第二晶圆120中，可以使得芯片系统10的结构稳定性较好，故无需采用基板用于承载多个第一功能芯片111和第二功能芯片121。
每一个第二功能芯片121在垂直于第一晶圆110表面的方向上与至少两个第一功能芯片111具有重叠区域。每个第二功能芯片121与其下方的至少两个第一功能芯片111在重叠区域内键合连接，且键合连接的第一功能芯片111与第二功能芯片121之间具有多路连接通道130。第二功能芯片121与第一功能芯片111之间可以通过多路连接通道130实现双向的信号通信。第二功能芯片121的类型包括但不限于FPGA中的连接功能块（Connect Block，CB）和开关功能块（Switch Block，SB）、GPU中的显存芯片（Memory）和显存控制器（MemoryController）等。示例性地，可以通过混合键合（Hybrid Bonding）工艺，在重叠区域内将第二功能芯片121键合连接至少两个第一功能芯片111，并形成多路连接通道130。混合键合工艺可以使得多路连接通道130具有良好的传输稳定性和信号完整性，且多路连接通道130的间距（Pitch）较小，单位面积上多路连接通道130的数量较多。如此，第一晶圆110中的第一功能芯片111和第二晶圆120中的第二功能芯片121通过错位堆叠的方式进行键合连接，使得各芯片之间的距离较短，从而在减小芯片系统10体积、提高芯片系统10集成度的同时，增加了芯片间信号传输的速度和带宽。
此外，第二功能芯片121除了自身具有的器件的功能外，还可以起到中介层（Interposer）的作用，故两个相邻的第一功能芯片111可以通过第二功能芯片121进行通信，而芯片系统10则可以基于多个第二功能芯片121，形成网状的互连结构。由于芯片系统10中多个芯片的类型可以相同也可以不同，从而使得芯片系统10具有良好的功能拓展性，且任意一个芯片失效不会影响整个芯片系统10，容错率较高。可以理解的是，第一功能芯片111还可以通过其他方式连接第二功能芯片121，如引线、微凸块等。
第二功能芯片121与第一功能芯片111用于实现不同的功能。示例性地，第一功能芯片111与第二功能芯片121中的一者可以用于逻辑运算处理，而另一者则用于路由交换、感测识别外界信号和/或数据存储等。在一些实施例中，第二功能芯片121中可以具有有源器件，用于信号放大、转换以及运算等。在一些实施例中，第一功能芯片111与第二功能芯片121还可以为逻辑芯片、模拟芯片、存储芯片、图像芯片中任意二者或多者的组合，以满足多种类型的芯片系统的功能需求，提高芯片系统10的可扩展性。这里的存储芯片包括但不限于静态随机存取存储器（Static Random Access Memory，SRAM）和动态随机存取存储器（Dynamic Random Access Memory，DRAM）等。
可以理解的是，第一功能芯片111与第二功能芯片121可以为任何本公开所属技术领域中所熟知的类型，例如包括处理器、存储器以及控制器等集成电路芯片，也包括例如电荷耦合器件（Charge Coupled Device，CCD）、互补金属氧化物半导体（ComplementaryMetal Oxide Semiconductor，CMOS）图像传感器等光学传感器芯片或者热传感器芯片、运动传感器芯片等其他传感器芯片，还包括微机电元件芯片等。也就是说，第一功能芯片111与第二功能芯片121中的电路可以包含光、热力、运动传感器或微机电元件等。
在一些实施例中，第二晶圆120的上方还可以具有第三晶圆，第三晶圆中的多个第三功能芯片可以根据上述实施例中错位键合的方式连接至第二功能芯片，以使得芯片系统10在垂直方向上具有更多的芯片层数，进一步地提高芯片系统10的集成度。
在一些实施例中，如图2所示为芯片系统10的俯视图，任意四个两两相邻的所述第一功能芯片111与同一个所述第二功能芯片121连接。
在本公开实施例中，在垂直于第一晶圆110表面的方向上，第二功能芯片121与其下方的四个两两相邻的第一功能芯片111之间具有重叠区域，且第二功能芯片121与四个第一功能芯片111在重叠区域内键合连接，并形成有多路连接通道。如此，如图2中箭头所示，每个第一功能芯片111都可以通过第二功能芯片121与相邻的另一个第一功能芯片111进行信号的输入和输出；而互相间隔的多个第一功能芯片111则可以通过多个第二功能芯片121进行通信，即整个芯片系统10呈网状互连的结构。故芯片系统10具有良好的功能拓展性，且任意一个芯片失效不会影响整个芯片系统10，容错率较高。
在一些实施例中，如图3所示，所述第二晶圆120包括载体层122，所述阵列排布的多个第二功能芯片121固定在所述载体层122上。
在本公开实施例中，第二晶圆120可以为重组晶圆，其中载体层122即为人造晶圆，用于承载多个第二功能芯片121。载体层122包括但不限于硅、热固性或热塑性树脂等材料，如聚酰亚胺、双苯环丁烯树脂或者苯基苯并二恶唑树脂、环氧树脂、有机硅和丙烯酸衍生物等。载体层122具有成本低、尺寸灵活、应力较低等优势。阵列排布的多个第二功能芯片121可以通过塑封、键合等方式固定在载体层122上，每个第二功能芯片121可以部分或全部嵌入在载体层122中，也可以接合在载体层122的表面。载体层122对第二功能芯片121具有固定、支撑和绝缘等作用。在一些实施例中，载体层122中还可以具有若干沿水平方向或者垂直方向延伸的布线，以在载体层122中远离第二功能芯片121一侧的表面上，改变多个第二功能芯片121的引脚或焊盘的位置。如此，可以实现多个第二功能芯片121之间的互连，以及将第二功能芯片121引出至其他晶圆或外部系统。
在一些实施例中，所述第二功能芯片121为裸片，每个所述第二功能芯片121拼接在所述载体层122上。
在本公开实施例中，多个第二功能芯片121可以为切割后的裸片，多个第二功能芯片121通过塑封、键合等方式拼接在载体层122上，从而构成重组晶圆，即第二晶圆120。多个第二功能芯片121可以是不同技术节点、不同功能、不同尺寸的芯片，从而使得第二晶圆120的设计灵活性更好，功能拓展性更强。
在一些实施例中，如图4所示，所述第二晶圆120的边缘为根据所述第二功能芯片121的阵列边缘进行切割后的边缘。
在本公开实施例中，可以直接对晶圆的边缘进行切割，去除阵列排布的多个第二功能芯片121以外的部分，从而得到第二晶圆120，即这里第二晶圆120的边缘为根据第二功能芯片121的阵列边缘进行切割后的边缘。可以理解的是，这里的第二功能芯片121不是裸片，阵列排布的多个第二功能芯片121作为一个整体被保留下来，以作为第二晶圆120。如此，可以省去切割形成裸片，以及拼接形成重组晶圆的过程，简化了芯片系统10的制造工艺。在一些实施例中，多个第二功能芯片121之间还可以具有切割道，用于分隔多个第二功能芯片121。
在一些实施例中，第二晶圆120还可以通过将边缘切割后的第二功能芯片121阵列接合至载体层上形成，这里的载体层中可以包括重布线层（Redistribution Layer，RDL），以改变第二晶圆120的线路和触点布局，便于与第一晶圆110中的多个第一功能芯片111进行键合连接。此外，载体层也可以增强边缘切割后的第二功能芯片121阵列的结构强度，提高芯片系统10的可靠性。
在一些实施例中，如图5所示为芯片系统10的局部俯视图，所述第一功能芯片111包括功能模块1111；
所述第二功能芯片121包括至少一个核心模块1211和多个互连模块1212；所述互连模块1212位于所述第二功能芯片121中与所述第一功能芯片111重叠的区域，所述核心模块1211位于所述第二功能芯片121中除所述互连模块1212以外的区域。
在本公开实施例中，第一功能芯片111中具有实现特定功能的功能模块1111，多个第一功能芯片111中的功能模块1111可以相同，也可以不同。示例性地，功能模块1111可以作为控制器，以控制芯片系统10中的其他芯片进行各自的工作；功能模块1111还可以用于逻辑运算，如进行浮点计算、整数计算等。
第二功能芯片121包括至少一个核心模块1211和多个互连模块1212。核心模块1211可以位于第二功能芯片121的中央区域；互连模块1212则可以位于核心模块1211的周围，如第二功能芯片121中与第一功能芯片111重叠的区域。核心模块1211和互连模块1212可以根据第一功能芯片111发出的指令实现各自的功能，如数据存储、信号感测、路由交换等。可以理解的是，多路连接通道可以位于互连模块1212所在的区域内，即第二功能芯片121通过互连模块1212实现与其他芯片的通信。
在一些实施例中，所述功能模块1111包括处理器；所述核心模块1211包括存储器，所述互连模块1212包括存储控制器。
在本公开实施例中，第一功能芯片111中的功能模块1111可以为处理器，如SM、数字信号处理器（Digital Signal Processor，DSP）、微控制单元（Microcontroller Unit，MCU）、微处理器单元（Micro Processor Unit，MPU）等。第二功能芯片121中的核心模块1211可以为存储器，如DRAM、SRAM、磁性随机存储器（Magnetoresistive Random AccessMemory，MRAM）等；而第二功能芯片121中的互连模块1212则可以为存储控制器，用于根据处理器发出的指令对存储器进行操作。如此，芯片系统10可以具有更高的集成度，同时实现更好的功能拓展性。
在一些实施例中，所述功能模块1111包括可编程逻辑单元；所述核心模块1211包括开关单元，所述互连模块1212包括连接单元。
在本公开实施例中，第一功能芯片111中的功能模块1111可以为可编程逻辑单元，其具有配置灵活、编程方法简便等优点；第二功能芯片121中的核心模块1211可以为开关单元，用于实现布线方向的切换和不同布线类型间的切换；而第二功能芯片121中的互连模块1212则可以为连接单元，用于提供丰富的布线资源，增加布线的灵活性。如此，芯片系统10的设计灵活性更强，泛用性更好。
在一些实施例中，如图6所示，所述多个第一功能芯片111之间具有切割道1112，所述切割道1112内具有多个测试结构1113；
每个所述测试结构1113连接一个所述第一功能芯片111，以及所述第一功能芯片111键合连接的所述第二功能芯片121；所述第二功能芯片121通过所述测试结构1113检测所述第一功能芯片111的电性能。
在本公开实施例中，第一晶圆110可以不为重组晶圆，多个第一功能芯片111之间通过切割道1112分隔，且切割道1112中具有多个测试结构1113。这里的测试结构1113可以为用于晶圆可接受测试（Wafer Acceptance Test，WAT）的测试单元（Test Key）。每个第二功能芯片121通过一个测试结构1113连接至该第二功能芯片121键合连接的一个第一功能芯片111，如此，第二功能芯片121可以通过测试结构1113获取对应的第一功能芯片111的电性参数，并判断第一功能芯片111的电性能是否达到要求。若第一功能芯片111的电性能不达标甚至失效，此时第二功能芯片121可以禁用该第一功能芯片111，以提升芯片系统10的可靠性。
在一些实施例中，如图7所示，所述芯片系统10还包括：
多个输入输出芯片140；
任意一个所述输入输出芯片140至少与一个所述第一功能芯片111或所述第二功能芯片121连接。
在本公开实施例中，芯片系统10中还可以具有多个输入输出芯片140，输入输出芯片140用于将芯片系统10中的多个芯片电性连接至其他外界系统，其中，任一输入输出芯片140与至少一个第一功能芯片111或第二功能芯片121连接。输入输出芯片140可以为FPGA中的输入输出功能块、GPU中的输入输出接口及其他外围电路等。输入输出芯片140可以通过混合键合、引线、微凸块等方式连接芯片系统10中的多个芯片，以实现芯片系统10与外界系统的通信交互。
在一些实施例中，如图7和图8所示，所述输入输出芯片140与所述第二晶圆120位于同一层，且所述输入输出芯片140位于所述阵列排布的多个第二功能芯片121的边缘；所述输入输出芯片140与所述第一功能芯片111键合连接，且所述输入输出芯片140与所述第一功能芯片111之间具有多路连接通道130；所述多路连接通道130被配置为使所述输入输出芯片140与所述第一功能芯片111之间具有信号通信。
在本公开实施例中，如图7所示，多个输入输出芯片140可以围绕阵列排布的多个第二功能芯片121设置，即多个输入输出芯片140位于阵列排布的第二功能芯片121的边缘。示例性地，如图8所示为图7中AA截面的示意图，输入输出芯片140与第二晶圆120位于同一层，且可以通过混合键合工艺，将输入输出芯片140及其下方的第一功能芯片111键合连接，并形成多路连接通道130，从而使得第一功能芯片111和第二功能芯片121通过输入输出芯片140与外界系统进行通信。可以理解的是，将输入输出芯片140设置于阵列排布的第二功能芯片121的边缘有利于简化芯片系统10的布局结构，且制造工艺比较简单。在一些实施例中，输入输出芯片140还可以通过引线、微凸块等方式连接第一功能芯片111；
在一些实施例中，输入输出芯片140还可以横跨位于其下方的两个第一功能芯片111，即输入输出芯片140在第一晶圆110上的投影分别与两个相邻的第一功能芯片111重叠，且输入输出芯片140与第一功能芯片111在重叠的区域内键合连接。如此，一方面，输入输出芯片140在芯片系统10中不占用额外的面积；另一方面，输入输出芯片140也可以起到中介层的作用，以增加相邻两个第一功能芯片111之间信号传输的带宽，并在第二功能芯片121失效时，确保相邻两个第一功能芯片111之间的信号传输不受影响，提高芯片系统10的容错率。可以理解的是，输入输出芯片140与第一功能芯片111的连接方式包括但不限于混合键合、引线、微凸块等。
在一些实施例中，如图9所示，所述芯片系统还包括：基板150，覆盖于所述第二功能芯片121和所述输入输出芯片140上；所述基板150与所述输入输出芯片140键合连接，且所述输入输出芯片140与所述基板150之间具有输入输出通道141；所述基板150内具有重布线层151；所述重布线层151中具有连接所述输入输出芯片140与所述基板150表面的信号通道152。
在本公开实施例中，基板150包括但不限于有机基板、陶瓷基板、硅基板和散热衬底等。基板150可以用于承载芯片系统10中的多个芯片，增强芯片系统10的散热能力，以及将多个芯片电性引出等。
在本公开实施例中，基板150覆盖于第二功能芯片121和输入输出芯片140之上，且基板150可以与输入输出芯片140键合连接，并形成有输入输出通道141。可以理解的是，为了方便示意，在图9中基板150位于第二功能芯片121和输入输出芯片140下方。如此，芯片系统10中的多个芯片可以经由输入输出芯片140以及基板150，电性连接至其他外界系统，且基板150还可以增加芯片系统10的结构稳定性。可以理解的是，输入输出通道141包括但不限于混合键合、引线、微凸块等。
基板150内可以具有重布线层151，重布线层151可以增加芯片系统10中管脚、凸点等结构的布局灵活性，以简化线路设计。重布线层151中具有连接输入输出芯片140与基板150中远离第二晶圆120一侧表面的信号通道152，这里的信号通道152可以为沉积工艺形成的金属线。示例性地，信号通道152可以连接输入输出通道141与基板150另一侧表面上的球状引脚栅格阵列（Ball Grid Array，BGA）。
在一些实施例中，第一晶圆110中远离第一功能芯片111一侧的表面，以及第二晶圆中远离第二功能芯片121一侧的表面上也可以具有BGA，从而实现不同晶圆、以及晶圆与基板之间的互连。这里的BGA包括但不限于凸块（Bump）、微凸块（μBump）、或者混合键合等方式。
在一些实施例中，所述芯片系统10还包括：
散热结构160，覆盖所述第一功能芯片111和所述第二功能芯片121；
其中，所述散热结构160在覆盖所述第一功能芯片111表面的区域内与所述第一功能芯片111表面接触；所述散热结构160覆盖所述第二功能芯片121表面的区域与所述第二功能芯片121表面接触。
在本公开实施例中，图10为具有散热结构160的芯片系统10的俯视图，图11为图10中AA截面的示意图。
散热结构160覆盖于第一功能芯片111和第二功能芯片121之上。散热结构160可以为铜、氮化铝、金刚石复合材料等具有较高热导率和较低热膨胀系数的材料。散热结构160分别与第一功能芯片111和第二功能芯片121的表面接触，以提高芯片系统10的散热效率。在一些实施例中，散热结构160可以为热沉（Heat Sink）。
在一些实施例中，所述散热结构160包括多个凸起结构161；
位于覆盖所述第一功能芯片111的区域内的所述凸起结构161，向所述第一功能芯片111表面延伸并接触所述第一功能芯片111。
在本公开实施例中，散热结构160包括多个凸起结构161，凸起结构161包括但不限于梳状或点阵状。如图11所示，位于覆盖第一功能芯片111且不覆盖第二功能芯片121区域内的凸起结构161可以向下延伸，并接触第一功能芯片111的表面。如此，散热结构160可以与芯片系统10中的各个芯片进行接触，且凸起结构161增大了散热结构160的表面积，进一步提高了散热效率。
如图12所示，本公开实施例还提供了一种芯片系统20，包括：
第一晶圆210，所述第一晶圆210中具有阵列排布的多个第一功能芯片211；
第二晶圆220，所述第二晶圆220位于所述第一晶圆210上方；所述第二晶圆220中具有阵列排布的多个第二功能芯片221；第二功能芯片221与第一功能芯片211用于实现不同的功能；
输入输出芯片240，所述输入输出芯片240与所述第二晶圆220位于同一层，且所述输入输出芯片240位于所述阵列排布的多个第二功能芯片221的边缘；所述输入输出芯片240与所述第一功能芯片211键合连接，且所述输入输出芯片240与所述第一功能芯片211之间具有多路连接通道；
其中，每个所述第二功能芯片221在所述第一晶圆210上的投影分别与至少两个所述第一功能芯片211至少部分重叠；所述第二功能芯片221与至少两个所述第一功能芯片211在重叠的区域内键合连接；键合连接的所述第一功能芯片211与所述第二功能芯片221之间具有多路连接通道；
所述第二功能芯片221中还包括核心模块2211与互连模块2212；其中，互连模块2212位于第二功能芯片221中与第一功能芯片211投影重合的区域；核心模块2211位于第二功能芯片221中除互连模块2212之外的中央区域。
在本公开实施例中，芯片系统20可以为适用于并行计算的片上网络（Network OnChip，NOC）等架构。其中，可以通过混合键合工艺，在重叠区域内将第二功能芯片221键合连接至少两个第一功能芯片211，并形成多路连接通道。混合键合工艺所形成的多路连接通道具有良好的传输稳定性和信号完整性，且多路连接通道的间距较小，单位面积上多路连接通道的数量较多，各芯片之间的距离较短，从而在提高芯片系统20集成度的同时，增加了信号传输的速度和带宽。此外，第二功能芯片221还可以起到中介层的作用，使得芯片系统20形成网状的互连结构，并具有良好的容错性和功能拓展性。
可以理解的是，根据芯片系统20的实际功能需求及工艺要求，第一晶圆210既可以是未经切割的晶圆，也可以为重组晶圆；第二晶圆220既可以是未经切割的晶圆，也可以为重组晶圆。重组晶圆在设计上更加灵活，可以集成多种不同功能的芯片，应用较为广泛。此外，由于第一功能芯片211和第二功能芯片221分别位于第一晶圆210和第二晶圆220中，可以使得芯片系统20的结构稳定性较好，故无需采用基板用于承载多个第一功能芯片211和第二功能芯片221。
在一些实施例中，芯片系统20可以为FPGA，其中，第一功能芯片211可以为FPGA中的CLB；第二功能芯片221中的核心模块2211可以为FPGA中的SB，第二功能芯片221中的互连模块2212可以为FPGA中的CB；而输入输出芯片240则可以为FPGA中的IOB。
在本公开实施例中，芯片系统20为FPGA，FPGA中包括多个CLB，CLB由查找表（LookUp Table，LUT）和寄存器（Register）组成，查找表用于实现组合逻辑功能。FPGA内部的寄存器可配置为具有同步/异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。一个CLB可以由一个查找表和一个寄存器组成，也可以是其他数量的组合方式。CLB可以为位于芯片系统20底部的第一功能芯片211。而FPGA中SB和CB则分别位于第二功能芯片221中的核心模块2211和互连模块2212中，每个第二功能芯片221中的一个SB可以通过四个CB，分别连接至下方的四个第一功能芯片211，即CLB。如此，通过SB和CB，可以实现多个CLB之间的通信，并且可以通过选择最佳信号传输路径，以减少通信延迟。此外，单个CLB的失效不会影响整个FPGA系统，增加了FPGA的容错率。FPGA中的IOB可以设置于输入输出芯片240上，从而使得FPGA通过IOB与外界系统进行通信。
在一些实施例中，芯片系统20可以为GPU，其中，第一功能芯片211可以为GPU中的SM；第二功能芯片221中的核心模块2211可以为GPU中的显存芯片，第二功能芯片221中的互连模块2212可以为GPU中的显存控制器；而输入输出芯片240则可以为GPU中的I/O及其他外围电路。
在本公开实施例中，芯片系统20为GPU，GPU中包括多个SM，SM可以是单指令多线程架构的处理器，主要用于进行运算操作，SM可以为位于芯片系统20底部的第一功能芯片211。而GPU中的显存芯片和显存控制器则分别位于第二功能芯片221中的核心模块2211和互连模块2212中，每个第二功能芯片221中的一个显存芯片可以通过四个显存控制器，分别连接至下方的四个第一功能芯片211，即SM。在一些实施例中，SM中还包括一级缓存和寄存器，而SM与显存控制器之间还连接有二级缓存，寄存器可以依次经由一级缓存和二级缓存，连接至显存控制器。这里的一级缓存可以设置在第一功能芯片211中，而二级缓存则可以设置在第二功能芯片221中；或者还可以在第一功能芯片211与第二功能芯片221之间再额外设置一层芯片层，以作为二级缓存。此外，GPU中的I/O及其他外围电路可以设置于输入输出芯片240上，从而使得GPU通过I/O与外界系统进行通信。需要说明的是，本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种芯片系统，其特征在于，所述芯片系统包括：
第一晶圆，所述第一晶圆中具有阵列排布的多个第一功能芯片；
第二晶圆，所述第二晶圆位于所述第一晶圆上方；所述第二晶圆中具有阵列排布的多个第二功能芯片；
其中，所述第一功能芯片与所述第二功能芯片具有不同类型的功能；每个所述第二功能芯片在所述第一晶圆上的投影与至少两个相邻的所述第一功能芯片部分重叠；所述第二功能芯片与至少两个相邻的所述第一功能芯片在重叠的区域内键合连接；
键合连接的所述第一功能芯片与所述第二功能芯片之间具有多路连接通道；所述多路连接通道被配置为使所述第二功能芯片与至少两个所述第一功能芯片之间具有信号通信。
2.根据权利要求1所述的芯片系统，其特征在于，任意四个两两相邻的所述第一功能芯片与同一个所述第二功能芯片连接。
3.根据权利要求1所述的芯片系统，其特征在于，所述第二晶圆包括载体层，所述阵列排布的多个第二功能芯片固定在所述载体层上。
4.根据权利要求3所述的芯片系统，其特征在于，所述第二功能芯片为裸片，每个所述第二功能芯片拼接在所述载体层上。
5.根据权利要求1所述的芯片系统，其特征在于，所述第二晶圆的边缘为根据所述第二功能芯片的阵列边缘进行切割后的边缘。
6.根据权利要求1所述的芯片系统，其特征在于，所述第一功能芯片包括功能模块；
所述第二功能芯片包括至少一个核心模块和多个互连模块；所述互连模块位于所述第二功能芯片中与所述第一功能芯片重叠的区域，所述核心模块位于所述第二功能芯片中除所述互连模块以外的区域。
7.根据权利要求6所述的芯片系统，其特征在于，所述功能模块包括处理器；所述核心模块包括存储器，所述互连模块包括存储控制器。
8.根据权利要求6所述的芯片系统，其特征在于，所述功能模块包括可编程逻辑单元；所述核心模块包括开关单元，所述互连模块包括连接单元。
9.根据权利要求1所述的芯片系统，其特征在于，所述多个第一功能芯片之间具有切割道，所述切割道内具有多个测试结构；
每个所述测试结构连接一个所述第一功能芯片，以及所述第一功能芯片键合连接的所述第二功能芯片；所述第二功能芯片通过所述测试结构检测所述第一功能芯片的电性能。
10.根据权利要求1所述的芯片系统，其特征在于，所述芯片系统还包括：
多个输入输出芯片；
任意一个所述输入输出芯片至少与一个所述第一功能芯片或所述第二功能芯片连接。
11.根据权利要求10所述的芯片系统，其特征在于，所述输入输出芯片与所述第二晶圆位于同一层，且所述输入输出芯片位于所述阵列排布的多个第二功能芯片的边缘；所述输入输出芯片与所述第一功能芯片键合连接，且所述输入输出芯片与所述第一功能芯片之间具有多路连接通道；所述多路连接通道被配置为使所述输入输出芯片与所述第一功能芯片之间具有信号通信。
12.根据权利要求11所述的芯片系统，其特征在于，所述芯片系统还包括：
基板，覆盖于所述第二功能芯片和所述输入输出芯片上；
所述基板与所述输入输出芯片键合连接，且所述输入输出芯片与所述基板之间具有输入输出通道；
所述基板内具有重布线层；所述重布线层中具有连接所述输入输出芯片与所述基板表面的信号通道。
13.根据权利要求1所述的芯片系统，其特征在于，所述芯片系统还包括：
散热结构，覆盖所述第一功能芯片和所述第二功能芯片；
其中，所述散热结构在覆盖所述第一功能芯片表面的区域内与所述第一功能芯片表面接触；所述散热结构覆盖所述第二功能芯片表面的区域与所述第二功能芯片表面接触。
14.根据权利要求13所述的芯片系统，其特征在于，所述散热结构包括多个凸起结构；
位于覆盖所述第一功能芯片的区域内的所述凸起结构，向所述第一功能芯片表面延伸并接触所述第一功能芯片。
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