CN116669430A - 集成电路组件、处理器和片上系统 - Google Patents
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Abstract
本发明实施例提供了一种集成电路组件、处理器和片上系统。所述集成电路组件包括三层晶圆层，所述晶圆层包括正面与背面，其中第一层晶圆层与第二层晶圆层正面对正面堆叠，所述第二层晶圆层与第三层晶圆层正面对背面堆叠，所述三层晶圆层经过硅通孔、重布线层以及混合键合互相连接，所述第二层晶圆层或者三层晶圆层中的慢速晶圆层包括直接内存存取主控制器，所述直接内存存取主控制器配置为接收所述其他层晶圆层的从端发送的数据传输请求，令所述第二层晶圆层或者三层晶圆层中的慢速晶圆层的从端进行数据传输。本发明实施例第二层晶圆层或者慢速晶圆层的直接内存存取主控制器，令数据传输无需跨越三层晶圆层，减少了数据传输的距离。
Description
技术领域
本发明实施例涉及计算机技术领域，尤其涉及一种集成电路组件、处理器和片上系统。
背景技术
3D(三维)晶圆级封装，是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两层以上晶圆层的封装技术。3D晶圆级封装的主要特点包括：多功能、高效能、大容量、高密度。因此，3D晶圆级封装的集成电路组件能够提供更大的片上存储容量以满足基础模型计算的需求，3D晶圆级封装成为目前技术发展的趋势。
因此，3D晶圆级封装的集成电路组件如何实现3D互连的数据流体系结构成为现有技术中亟待解决的技术问题。
发明内容
有鉴于此，本发明实施例提供一种集成电路组件、处理器和片上系统，以至少部分解决上述问题。
根据本发明实施例的第一方面，提供了一种集成电路组件，包括三层晶圆层，所述晶圆层包括正面与背面，其中第一层晶圆层与第二层晶圆层正面对正面堆叠，所述第二层晶圆层与第三层晶圆层正面对背面堆叠，所述三层晶圆层经过硅通孔、重布线层以及混合键合互相连接，所述第二层晶圆层或者三层晶圆层中的慢速晶圆层包括直接内存存取主控制器，所述直接内存存取主控制器配置为接收所述其他层晶圆层的从端发送的数据传输请求，令所述第二层晶圆层或者三层晶圆层中的慢速晶圆层的从端进行数据传输。
在本发明的另一实现方式中，所述其他层晶圆层包括逻辑层与第一存储层；所述第二层晶圆层或者三层晶圆层中的慢速晶圆层接收所述逻辑层发送的数据存储指令，所述数据存储指令指示所述直接内存存取主控制器读取所述第一存储层中的数据，将所述数据通过所述第二层晶圆层或者三层晶圆层中的慢速晶圆层的从端存储到所述第二层晶圆层或者所述慢速晶圆层。
3、根据权利要求2所述的组件，其中，所述第二层晶圆层或者所述慢速晶圆层为第二存储层，所述第一存储层被配置成易失性存储介质，所述第二存储层被配置成非易失性存储介质。
在本发明的另一实现方式中，所述逻辑层为所述第一层晶圆层或所述第三层晶圆层中设置有引脚的晶圆层。
在本发明的另一实现方式中，所述第二层晶圆层为所述第一存储层，所述第一层晶圆层或所述第三层晶圆层中未设置有引脚的晶圆层为所述第二存储层。
在本发明的另一实现方式中，所述第二层晶圆层为所述第二存储层，所述第一层晶圆层或所述第三层晶圆层中未设置有引脚的晶圆层为所述第一存储层。
在本发明的另一实现方式中，所述第一层晶圆层的背面或者所述第三层晶圆层的背面分别引出引脚。
在本发明的另一实现方式中，所述三层晶圆层为异质集成。
在本发明的另一实现方式中，所述三层晶圆层中至少一层晶圆层为逻辑层，其余晶圆层为存储层，所述逻辑层与所述引脚连接。
在本发明的另一实现方式中，所述第一层晶圆层包括M个第一功能单元，所述M个第一功能单元互相连接；所述第二层晶圆层包括N个第二功能单元，所述N个第二功能单元互相连接；所述第三层晶圆层包括Q个第三功能单元，所述Q个第三功能单元互相连接，所述M、所述N、所述Q为大于等于2的自然数，所述第一功能单元、所述第二功能单元、所述第三功能单元具有相同的尺寸且上下对齐，并通过所述硅通孔、重布线层以及混合键合进行连接。
在本发明的另一实现方式中，所述M、所述N、所述Q中的任意两者不同。
在本发明的另一实现方式中，各功能单元通过配置可编程连接器实现互相连接。
在本发明的另一实现方式中，所述可编程连接器配置为所述晶圆层所在二维平面的X轴方向连线和Y轴方向连线的连接或者断开。
在本发明的另一实现方式中，所述可编程连接器配置成将同一晶圆层中的一相邻功能单元与另一相邻功能单元连接，或者，所述可编程连接器配置成将同一晶圆层中的一相邻功能单元与相邻晶圆层中的另一相邻功能单元连接。
在本发明的另一实现方式中，所述M个第一功能单元通过多个第一层内路由互相连接，所述N个第二功能单元通过多个第二层内路由互相连接，所述Q个第三功能单元通过多个第三层内路由互相连接，
其中，所述M个第一功能单元通过多个第一层间路由连接到所述N个第二功能单元，所述N个第二功能单元通过多个第二层间路由连接到所述Q个第三功能单元。
在本发明的另一实现方式中，在算法执行前对所述各功能单元的可编程连接器进行单次配置，在所述算法执行期间，保持所述各功能单元的可编程连接器处于静止状态。
在本发明的另一实现方式中，所述M个第一功能单元与所述N个第二功能单元之间为交织覆盖，所述N个第二功能单元与所述Q个第三功能单元之间为交织覆盖。
根据本发明实施例的第二方面，提供了一种处理器，包括：处理器核；根据上述任一项的集成电路组件。
根据本发明实施例的第三方面，提供了一种片上系统，包括：多个处理器，所述处理器为根据上述的处理器。
在本发明实施例的方案中，集成电路组件包括三层晶圆层，其中第一层晶圆层与第二层晶圆层正面对正面堆叠，第二层晶圆层与第三层晶圆层正面对背面堆叠。三层晶圆层经过硅通孔、重布线层以及混合键合互相连接。第二层晶圆层或者三层晶圆层中的慢速晶圆层包括直接内存存取主控制器，直接内存存取主控制器配置为接收其他层晶圆层的从端发送的数据传输请求，令第二层晶圆层或者三层晶圆层中的慢速晶圆层的从端进行数据传输。本发明实施例第二层晶圆层或者慢速晶圆层的直接内存存取主控制器，令数据传输无需跨越三层晶圆层，减少了数据传输的距离。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明实施例中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。
图1和图2为集成电路组件两个实施例的示意图。
图3为现有集成电路组件的数据传递示意图。
图4为根据本发明的集成电路组件一实施例的数据传递示意图。
图5为根据本发明的集成电路组件一实施例的示意图。
图6a和图6b为根据本发明的集成电路组件再一实施例的示意图。
图7a和图7b为根据本发明的集成电路组件再一实施例的示意图。
图8为根据本发明的集成电路组件再两个实施例的示意图。
图9为根据本发明的另一实施例的处理器的结构框图。
图10为根据本发明的另一实施例的片上系统的结构示意图。
具体实施方式
为了使本领域的人员更好地理解本发明实施例中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述，显然，所描述的实施例仅是本发明实施例一部分实施例，而不是全部的实施例。基于本发明实施例中的实施例，本领域普通技术人员所获得的所有其他实施例，都应当属于本发明实施例保护的范围。
在下面的详细描述中对附图进行参考，这些附图形成详细描述的一部分并且图示了示例性实施例。另外，要理解，可以利用其他实施例，并且可以进行结构和/或逻辑改变，而不脱离要求权利的主题的范围。还应该注意的是，方向和参考(例如上、下、顶、底等)可以仅仅用于便于附图中特征的描述。因此，以下详细描述将不在限制意义上被理解，并且要求权利的主题的范围仅由所附权利要求及其等效物来限定。
在下面的描述中，阐述了众多细节。然而，对于本领域技术人员来说将显而易见的是，可以在没有这些特定细节的情况下实践本文中的实施例。在一些情况下，公知的方法和装置以框图形式示出，而不是详细示出，以避免模糊本文中的实施例。在此说明书通篇对“实施例”或“一个实施例”或“一些实施例”的引用意味着结合该实施例描述的特定特征、结构、功能或特性被包括在本文中的至少一个实施例中。因此，在此说明书通篇各处中出现短语“在实施例中”或“在一个实施例中”或“一些实施例”不一定是指同一实施例。此外，在一个或多个实施例中，特定特征、结构、功能或特性可以以任何合适的方式组合。例如，第一实施例可以在与两个实施例关联的特定特征、结构、功能或特性不相互排斥的任何情况下与第二实施例组合。
如在描述和所附权利要求中所使用的，单数形式“一(a、an)”和“该”意图也包括复数形式，除非上下文另有明确指示。还将理解，如本文中使用的术语“和/或”指的是并且包含关联的列出项中一个或多个的任何和所有可能的组合。
术语“耦合”和“连接”连同它们的派生词在本文中可以用来描述组件之间的功能或结构关系。应该理解，这些术语不意图作为彼此的同义词。相反，在特定实施例中，“连接”可用于指示两个或多于两个元件与彼此直接物理、光或电接触。“耦合”可以用于指示两个或多于两个元件与彼此直接或间接(在它们之间有其他中间元件)物理接触或电接触，和/或两个或多于两个元件与彼此协作或交互(例如，如在因果关系中)。
如本文中所使用的术语“在…上方”、“在…下方”、“在…之间”和“在…上”是指一个组件或材料相对于其他组件或材料的相对位置，其中此类物理关系是值得注意的。例如，在材料的上下文中，设置在另一材料上方或下方的一个材料或材料可以直接接触，或者可以具有一个或多个中间材料。而且，设置在两个材料或材料之间的一个材料可以与两个层直接接触，或者可以具有一个或多个中间层。相比之下，第二材料或材料“上”的第一材料或材料与该第二材料/材料直接接触。在组件组装的上下文中要进行类似区分。
如在此描述通篇以及在权利要求中所使用的，由术语“中的至少一个”或“中的一个或多个”连接的项目的列表可意味着所列出项目的任何组合。例如，短语“A、B或C中的至少一个”可意味着A；B；C；A和B；A和C；B和C；或者A、B和C。
术语“电路”或“模块”可以指一个或多个无源和/或有源组件，它们被布置成与彼此协作以提供期望的功能。术语“信号”可以指至少一个电流信号、电压信号或磁信号。术语“基本上”、“靠近”、“近似”、“接近”和“大约”通常指在目标值的+/-10％内。
下面结合本发明实施例附图进一步说明本发明实施例具体实现。
晶圆层(Wafer)由纯硅(Si)构成，包括正面与背面，3D晶圆级封装是指两个以上晶圆层封装构成的集成电路组件。
混合键合(HB，Hybrid bonding)，是一种在相互堆叠的芯片之间获得更密集互连的方法，混合键合工艺允许晶圆正面对正面堆叠。
硅通孔(TSV，Through-Silicon Vias)，主要功能是Z轴(垂直于晶圆层所在平面的坐标轴)电气延伸和互联的作用。
重布线层(RDL，Re-distribution Layer)，起着XY平面(晶圆层所在平面)电气延伸和互联的作用。在先进封装的FIWLP(Fan-In Wafer Level Package)，FOWLP(Fan-OutWafer Level Package)中，RDL是最为关键的技术，通过RDL将IO Pad进行扇入Fan-In或者扇出Fan-Out，形成不同类型的晶圆级封装。
参见图1和图2，本发明实施例提供一种集成电路组件，包括三层晶圆层，即W1，W2，W3。其中第一层晶圆层W1与第二层晶圆层W2正面对正面堆叠，第二层晶圆层W2与第三层晶圆层W3正面对背面堆叠。三层晶圆层W1，W2，W3经过硅通孔、重布线层以及混合键合互相连接。图中11为硅通孔、重布线层以及混合键合的金属介质。
本发明实施例中的三层晶圆层通过各层的硅通孔、重布线层以及混合键合进行相互连接，从而实现多层晶圆层的3D晶圆级封装，本发明实施例的集成电路组件可以提供更大的片上存储容量以满足基础模型计算的需求。
图1为第一层晶圆层W1的背面引出引脚D1；图2为第三层晶圆层W3的背面引出引脚D2。本发明实施例便于实现集成电路组件的引脚设计。
本发明实施例中三层晶圆层W1，W2，W3可以采用同质集成，例如W1、W2、W3均为逻辑层；亦可采用异质集成，例如第一层晶圆层W1为逻辑晶圆层，第二层晶圆层W2为RRAM晶圆层，第三层晶圆层W3为DRAM晶圆层。
本发明实施例中三层晶圆层中至少一层晶圆层为逻辑层，其余晶圆层为存储层，逻辑层与引脚连接。
本发明实施例的集成电路组件可以根据散热需要设计三层晶圆层为逻辑层或者存储层，本发明实施例提供了更为灵活的设计方案。
示例性地，以第一层晶圆层W1为逻辑晶圆层，第二层晶圆层W2为RRAM晶圆层，第三层晶圆层W3为DRAM晶圆层为例。参见图3，当DRAM晶圆层(第三层晶圆层W3)的从端发送数据传输请求时，该数据传输请求发送至逻辑晶圆层(第一层晶圆层W1)，逻辑晶圆层(第一层晶圆层W1)再通过RRAM晶圆层(第二层晶圆层W2)的从端进行数据传输。RRAM晶圆层(第二层晶圆层W2)成为了逻辑晶圆层(第一层晶圆层W1)的负担，且数据传输因需要跨越三层晶圆层，而造成传输距离长。
参见图4，本发明实施例RRAM晶圆层(第二层晶圆层W2)包括直接内存存取主控制器(DMA Master)，当DRAM晶圆层(第三层晶圆层W3)的从端发送数据传输请求时，RRAM晶圆层(第二层晶圆层W2)的直接内存存取主控制器配置为接收DRAM晶圆层(第三层晶圆层W3)的从端发送的数据传输请求，令RRAM晶圆层(第二层晶圆层W2)的从端进行数据传输。本发明实施例第二层晶圆层的直接内存存取主控制器，释放了逻辑晶圆层(第一层晶圆层W1)，令数据传输无需跨越三层晶圆层，减少了数据传输的距离。
本发明实施例第二层晶圆层的直接内存存取主控制器，令数据传输无需跨越三层晶圆层，减少了数据传输的距离。
在本发明实施例中也可以选择三层晶圆层中的慢速晶圆层设置直接内存存取主控制器(DMA Master)，例如三层晶圆层中第三层晶圆层W3为RRAM晶圆层，即慢速晶圆层，则选在第三层晶圆层W3设置直接内存存取主控制器(DMA Master)。因此，本发明实施例可以避免慢速晶圆层成为数据传递中的负担，直接通过慢速晶圆层中的直接内存存取主控制器(DMA Master)加快数据传输的速度。
在另一些示例中，其他层晶圆层包括逻辑层与第一存储层。第二层晶圆层或者三层晶圆层中的慢速晶圆层接收逻辑层发送的数据存储指令，数据存储指令指示直接内存存取主控制器读取第一存储层中的数据，将数据通过第二层晶圆层或者三层晶圆层中的慢速晶圆层的从端存储到第二层晶圆层或者慢速晶圆层。
也就是说，直接内存存取主控制器通过逻辑层下发的数据存储指令，读取第一存储层中的数据，并且将第一存储层中的数据写入到第二层晶圆层或者慢速晶圆层。
例如，第二层晶圆层或者慢速晶圆层可以配置成RRAM，第一存储层可以被配置成DRAM。慢速晶圆层是读写速度比逻辑层慢的晶圆层。
不失一般性地，第二层晶圆层或者慢速晶圆层为第二存储层，第一存储层被配置成易失性存储介质，第二存储层被配置成非易失性存储介质。
在另一些示例中，逻辑层为第一层晶圆层或第三层晶圆层中设置有引脚的晶圆层，引脚设置在3D晶圆封装的一侧的晶圆层，用于逻辑层执行高效的读写操作，同时，逻辑层设置在集成电路组件(例如，3D晶圆封装)的一侧，实现了更好的散热性功能。
在另一些示例中，第二层晶圆层为第一存储层，第一层晶圆层或第三层晶圆层中未设置有引脚的晶圆层为第二存储层。诸如RRAM的第二存储层为第二晶圆层，减小了第二晶圆层与逻辑层之间的数据通信延迟，提高了数据传输效率。
在另一些示例中，第二层晶圆层为第二存储层，第一层晶圆层或第三层晶圆层中未设置有引脚的晶圆层为第一存储层。诸如RRAM的第二存储层为第一晶圆层或第三晶圆层，提高了第二存储层的散热效率，进而提高了集成电路组件的散热性能。
应理解，上述各个示例中的逻辑层中的每个功能单元可以包括存储器、ALU、控制器等部件，在逻辑层实现为CPU或加速器等处理器时，功能单元可以是处理器核心。第一存储层可以是由一种存储介质构成的阵列，第一存储层可以是由另一存储介质构成的阵列。本文中的第二存储层还可以被配置成能够执行存内计算的存储介质。
在本发明一具体实现中，本发明实施例第一层晶圆层包括M个第一功能单元，M个第一功能单元互相连接。第二层晶圆层包括N个第二功能单元，N个第二功能单元互相连接。第三层晶圆层包括Q个第三功能单元，Q个第三功能单元互相连接。M、N、Q为大于等于2的自然数，第一功能单元、第二功能单元、第三功能单元具有相同的尺寸且上下对齐，并通过硅通孔、重布线层以及混合键合进行连接。
在一些示例中，M个第一功能单元通过多个第一层内路由互相连接，N个第二功能单元通过多个第二层内路由互相连接，Q个第三功能单元通过多个第三层内路由互相连接。M个第一功能单元通过多个第一层间路由连接到N个第二功能单元，N个第二功能单元通过多个第二层间路由连接到Q个第三功能单元。
本发明实施例中三层晶圆层可以执行不同的具体功能，示例性地，参见图5，以第一层晶圆层W1为逻辑晶圆层，第二层晶圆层W2为RRAM晶圆层，第三层晶圆层W3为DRAM晶圆层为例。逻辑晶圆层(第一层晶圆层W1)提供控制、调度、高速缓存以及相邻PE间数据传输，例：THRIVE。RRAM晶圆层(第二层晶圆层W2)提供非易失性存储、计算功能以及可编程连接器。DRAM晶圆层(第三层晶圆层W3)提供大容量主存以及可编译可编程连接器。
本发明实施例各功能单元通过配置可编程连接器实现互相连接，便于进行配置实现不同的连接或者断开。
在一些具体示例中，可编程连接器配置成将同一晶圆层中的一相邻功能单元与另一相邻功能单元连接，或者，可编程连接器配置成将同一晶圆层中的一相邻功能单元与相邻晶圆层中的另一相邻功能单元连接。
例如，对于层内路由，可编程连接器配置成将同一晶圆层中的一相邻功能单元与另一相邻功能单元连接。对于层间路由，可编程连接器配置成将同一晶圆层中的一相邻功能单元与相邻晶圆层中的另一相邻功能单元连接。
应理解，可编程连接器实现层内路由的连接通过重布线层实现，
可编程连接器实现层间路由的连接通过混合键合实现、或者硅通孔、重布线层以及混合键合实现。
应理解，各个功能单元可以配置成可编程连接器，或者，可以配置成晶圆层的对应功能，例如，逻辑计算功能(例如，处理器核)或存储功能(存储阵列中的存储单元)。
本发明实施例通过三层晶圆层中的每层晶圆层均建立跨多功能单元的连接通路，在晶圆层尺寸较大时，通过晶圆层中的跨多功能单元的连接通路进行低延时数据传输。
由于每层晶圆层中的多个功能单元互相连接，若晶圆层中一功能单元因制造工艺良率问题失效，可以采用此晶圆层中跳转其他功能单元进行数据路由及传输。
在本发明的另一实现方式中，M、N、Q中的任意两者不同。
作为一个具体示例，每个层内路由可以对应层内的多个功能单元。例如，M个第一功能单元分布有m个层内路由，每个层内路由对应M/m个功能单元。又例如，N个第二功能单元分布有n个层内路由，每个层内路由对应N/n个功能单元。又例如，Q个第二功能单元分布有q个层内路由，每个层内路由对应Q/q个功能单元。作为一个示例，M/m＝N/n＝Q/q。
应理解，层内路由为同一晶圆层内的功能单元作为路由节点的路由。层间路由为不同晶圆层之间的功能单元作为路由节点的路由。
具体地，参见图6a，M为2，即逻辑晶圆层相邻第一功能单元互相连接。N为3，即RRAM晶圆层对每3个第二功能单元互相连接，参见图6b，具体方式为：其中第二功能单元A配置中向下连接的线连通，而第二功能单元A可编程连接器内二维平面的X轴方向连线和Y轴方向连线均断开；第二功能单元B配置中向下连接的线均断开，第二功能单元B可编程连接器内1/3连通，2/4连通。第二功能单元中可配置可编程连接器进行如图6所示A-B-A形式排布，即第二功能单元A与第二功能单元B连接，第二功能单元B可编程连接器内1/3方向连通，2/4方向连通，经过第二功能单元B再与下一个第二功能单元A连接，A-B-A形式排布的三个第二功能单元进行互相连接。Q为5，即DRAM晶圆层(第三层晶圆层W3)对每5个第三功能单元进行相连，具体方式为使第三功能单元中可配置可编程连接器进行如图6所示A-B-B-B-A形式排布，其与上述RRAM晶圆层类似，故在此不再赘述。
本发明实施例可编程连接器配置为晶圆层所在二维平面的X轴方向连线和Y轴方向连线的连接或者断开。因此，本发明实施例通过可编程连接器的X轴方向连线和Y轴方向连线的连接或者断开，实现不同长度的功能单元的连接或者断开，本发明实施例的配置方式更加灵活多样。
在本发明实施例一应用场景中，参见图7a，在一算法执行过程中，RRAM晶圆层(第二层晶圆层W2)固定提供对每2个第二功能单元进行相连，DRAM晶圆层(第三层晶圆层W3)动态提供远距离连接(即，更多个功能单元进行相连)。例如逻辑晶圆层(第一层晶圆层W1)中的第一功能单元1需要临时向第一功能单元2传输数据，DRAM晶圆层(第三层晶圆层W3)可以配置数据通路，即配置Q为4，4个第三功能单元相连。即，参见图7b，A-B-C-D四个功能单元的可编程连接器连接，允许第一功能单元1发送的数据通过DRAM晶圆层(第三层晶圆层W3)直接到达第三功能单元D，通过DRAM晶圆层(第三层晶圆层W3)的第三功能单元D直达第一功能单元2。
在本发明实施例中，在算法执行前对各功能单元的可编程连接器进行单次配置，在算法执行期间，保持各功能单元的可编程连接器处于静止状态。因此，本发明实施例可以根据各功能单元的可编程连接器的连接实现不同的算法功能。
在本发明实施例中，M个第一功能单元与N个第二功能单元之间为交织覆盖；和/或，N个第二功能单元与Q个第三功能单元之间为交织覆盖。
具体地，参见图8，交织覆盖为三层晶圆层中各功能单元进行非对齐覆盖，DRAM晶圆层(第三层晶圆层W3)中第三功能单元1对应位于RRAM晶圆层(第二层晶圆层W2)中第二功能单元2、第二功能单元3、第二功能单元4、第二功能单元5的中央，通过硅通孔、重布线层以及混合键合连接至RRAM晶圆层(第二层晶圆层W2)中第二功能单元2、第二功能单元3、第二功能单元4、第二功能单元5。RRAM晶圆层(第二层晶圆层W2)的第二功能单元5对应于逻辑晶圆层(第一层晶圆层W1)中第一功能单元6、第一功能单元7、第一功能单元8、第一功能单元9的中央，同样连接至下方逻辑晶圆层(第一层晶圆层W1)的4个单元中。
在一个示例中，此交织覆盖可实现不同功能单元间的数据共享，例如：逻辑晶圆层(第一层晶圆层W1)中第一功能单元9的计算结果要发送到第一功能单元10继续计算，则第一功能单元9可以利用RRAM晶圆层(第二层晶圆层W2)的第二功能单元5计算完毕后存储在DRAM晶圆层(第三层晶圆层W3)中第三功能单元1，逻辑晶圆层(第一层晶圆层W1)中第一功能单元10直接取出在RRAM晶圆层(第二层晶圆层W2)的第二功能单元2单元继续计算，若RRAM晶圆层(第二层晶圆层W2)的第二功能单元2繁忙则可调用其余与之相连的RRAM晶圆层(第二层晶圆层W2)的功能单元进行计算。这种情况下可以节省逻辑晶圆层(第一层晶圆层W1)上的传输带宽。
不失一般性地，逻辑层的第一功能单元的计算结果通过逻辑层与第二存储层之间的层间路由和第二存储层与第一存储层之间的层间路由存储到第一存储层中，逻辑层中的第二功能单元向第二存储层中的功能单元发送写入指令，写入指令指示第二存储层中的功能单元(例如，直接内存存取主控制器)通过第二存储层与第一存储层之间的层间路由从第一存储层读取计算结果。
应理解，可以在逻辑层中通过层内路由，确定逻辑层与第二存储层之间的层间路由的路由节点。
还应理解，在到达第一存储层之后，可以采用层内路由将计算结果存储到目标功能单元，或者通过层内路由可以确定逻辑层与第二存储层之间的层间路由的路由节点或第二存储层与第一存储层之间的层间路由的路由节点
还应理解，可以通过第二存储层的层内路由确定第二存储层与第一存储层之间的层间路由的路由节点。
然后，第二存储层可以对计算结果进行存内计算，逻辑层通过逻辑层与第二存储层之间的层间路由读取存内计算结果，或者，通过读取指令通过逻辑层与第二存储层之间的层间路由从第二存储层读取计算结果，继续执行计算。
应理解，在可以在第二存储层中通过层内路由，确定逻辑层与第二存储层之间的层间路由的路由节点。
不失一般性地，逻辑层的不同功能单元可以通过逻辑层的层内路由实现数据(操作数或计算结果)的传输。可替代地，也可以通过逻辑层与第二存储层之间的层间路由实现上述数据的传输(例如，在逻辑层的计算负载比较大时)。可替代地，也可以通过逻辑层与第二存储层之间的层间路由和第二存储层与第一存储层之间的层间路由实现上述数据的传输。
图9为根据本发明的另一实施例的处理器的结构框图。本实施例的处理器900包括：处理器核901以及集成电路组件902。
图10为根据本发明的另一实施例的片上系统的结构示意图。本实施例的片上系统1000包括多个处理器1010。
此外，程序中各步骤的具体实现可以参见上述方法实施例中的相应步骤和单元中对应的描述，在此不赘述。所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的设备和模块的具体工作过程，可以参考前述方法实施例中的对应过程描述，在此不再赘述。
需要指出，根据实施的需要，可将本发明实施例中描述的各个部件/步骤拆分为更多部件/步骤，也可将两个或多个部件/步骤或者部件/步骤的部分操作组合成新的部件/步骤，以实现本发明实施例的目的。
上述根据本发明实施例的方法可在硬件、固件中实现，或者被实现为可存储在记录介质(诸如CD ROM、RAM、软盘、硬盘或磁光盘)中的软件或计算机代码，或者被实现通过网络下载的原始存储在远程记录介质或非暂时机器可读介质中并将被存储在本地记录介质中的计算机代码，从而在此描述的方法可被存储在使用通用计算机、专用处理器或者可编程或专用硬件(诸如ASIC或FPGA)的记录介质上的这样的软件处理。可以理解，计算机、处理器、微处理器控制器或可编程硬件包括可存储或接收软件或计算机代码的存储组件(例如，RAM、ROM、闪存等)，当所述软件或计算机代码被计算机、处理器或硬件访问且执行时，实现在此描述的方法。此外，当通用计算机访问用于实现在此示出的方法的代码时，代码的执行将通用计算机转换为用于执行在此示出的方法的专用计算机。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及方法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明实施例的范围。
以上实施方式仅用于说明本发明实施例，而并非对本发明实施例的限制，有关技术领域的普通技术人员，在不脱离本发明实施例的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明实施例的范畴，本发明实施例的专利保护范围应由权利要求限定。
Claims (19)
1.一种集成电路组件，包括三层晶圆层，所述晶圆层包括正面与背面，其中第一层晶圆层与第二层晶圆层正面对正面堆叠，所述第二层晶圆层与第三层晶圆层正面对背面堆叠，所述三层晶圆层经过硅通孔、重布线层以及混合键合互相连接，所述第二层晶圆层或者三层晶圆层中的慢速晶圆层包括直接内存存取主控制器，所述直接内存存取主控制器被配置为接收所述其他层晶圆层的从端发送的数据传输请求，令所述第二层晶圆层或者三层晶圆层中的慢速晶圆层的从端进行数据传输。
2.根据权利要求1所述的组件，其中，所述其他层晶圆层包括逻辑层与第一存储层；
所述第二层晶圆层或者三层晶圆层中的慢速晶圆层接收所述逻辑层发送的数据存储指令，所述数据存储指令指示所述直接内存存取主控制器读取所述第一存储层中的数据，将所述数据通过所述第二层晶圆层或者三层晶圆层中的慢速晶圆层的从端存储到所述第二层晶圆层或者所述慢速晶圆层。
3.根据权利要求2所述的组件，其中，所述第二层晶圆层或者所述慢速晶圆层为第二存储层，所述第一存储层被配置成易失性存储介质，所述第二存储层被配置成非易失性存储介质。
4.根据权利要求3所述的组件，其中，所述逻辑层为所述第一层晶圆层或所述第三层晶圆层中设置有引脚的晶圆层。
5.根据权利要求4所述的组件，其中，所述第二层晶圆层为所述第一存储层，所述第一层晶圆层或所述第三层晶圆层中未设置有引脚的晶圆层为所述第二存储层。
6.根据权利要求4所述的组件，其中，所述第二层晶圆层为所述第二存储层，所述第一层晶圆层或所述第三层晶圆层中未设置有引脚的晶圆层为所述第一存储层。
7.根据权利要求1所述的组件，其中，所述第一层晶圆层的背面或者所述第三层晶圆层的背面分别引出引脚。
8.根据权利要求7所述的组件，其中，所述三层晶圆层为异质集成。
9.根据权利要求8所述的组件，其中，所述三层晶圆层中至少一层晶圆层为逻辑层，其余晶圆层为存储层，所述逻辑层与所述引脚连接。
10.根据权利要求9所述的组件，其中，所述第一层晶圆层包括M个第一功能单元，所述M个第一功能单元互相连接；所述第二层晶圆层包括N个第二功能单元，所述N个第二功能单元互相连接；所述第三层晶圆层包括Q个第三功能单元，所述Q个第三功能单元互相连接，所述M、所述N、所述Q为大于等于2的自然数，所述第一功能单元、所述第二功能单元、所述第三功能单元具有相同的尺寸且上下对齐，并通过所述硅通孔、重布线层以及混合键合进行连接。
11.根据权利要求10所述的组件，其中，所述M、所述N、所述Q中的任意两者不同。
12.根据权利要求10所述的组件，其中，各功能单元通过配置可编程连接器实现互相连接。
13.根据权利要求12所述的组件，其中，所述可编程连接器配置为所述晶圆层所在二维平面的X轴方向连线和Y轴方向连线的连接或者断开。
14.根据权利要求13所述的组件，其中，所述可编程连接器配置成将同一晶圆层中的一相邻功能单元与另一相邻功能单元连接，或者，所述可编程连接器配置成将同一晶圆层中的一相邻功能单元与相邻晶圆层中的另一相邻功能单元连接。
15.根据权利要求10所述的组件，其中，所述M个第一功能单元通过多个第一层内路由互相连接，所述N个第二功能单元通过多个第二层内路由互相连接，所述Q个第三功能单元通过多个第三层内路由互相连接，
其中，所述M个第一功能单元通过多个第一层间路由连接到所述N个第二功能单元，所述N个第二功能单元通过多个第二层间路由连接到所述Q个第三功能单元。
16.根据权利要求12所述的组件，其中，在算法执行前对所述各功能单元的可编程连接器进行单次配置，在所述算法执行期间，保持所述各功能单元的可编程连接器处于静止状态。
17.根据权利要求10所述的组件，其中，所述M个第一功能单元与所述N个第二功能单元之间为交织覆盖；和/或，所述N个第二功能单元与所述Q个第三功能单元之间为交织覆盖。
18.一种处理器，包括：
处理器核；
根据权利要求1-17任一项所述的集成电路组件。
19.一种片上系统，包括：
多个处理器，所述处理器为根据权利要求18所述的处理器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310672654.8A CN116669430A (zh) | 2023-06-07 | 2023-06-07 | 集成电路组件、处理器和片上系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310672654.8A CN116669430A (zh) | 2023-06-07 | 2023-06-07 | 集成电路组件、处理器和片上系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116669430A true CN116669430A (zh) | 2023-08-29 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310672654.8A Pending CN116669430A (zh) | 2023-06-07 | 2023-06-07 | 集成电路组件、处理器和片上系统 |
Country Status (1)
| Country | Link |
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| CN (1) | CN116669430A (zh) |
-
2023
- 2023-06-07 CN CN202310672654.8A patent/CN116669430A/zh active Pending
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