CN114930658A - 半导体装置以及半导体装置的制造方法 - Google Patents

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Abstract

本公开所涉及的半导体装置具备：主部，其具有半导体基板、设置在半导体基板之上且作为n型和p型中的一方的第1型的第1包覆层、设置在第1包覆层之上的活性层、设置在活性层之上且作为n型和p型中的另一方的第2型的第2包覆层，并形成有平坦部和包括活性层的台面部；和第1埋入层，其为第2型且覆盖平坦部的上表面和台面部的侧面，第1埋入层在平坦部的上表面中的在距台面部与平坦部的边界为台面部的高度以内的区域设置的部分的上表面具有突起部。

Description

半导体装置以及半导体装置的制造方法
技术领域
本公开涉及半导体装置以及半导体装置的制造方法。
背景技术
专利文献1公开一种光半导体装置的制造方法。在该制造方法中，通过对依次形成在基板之上的n型包覆层、活性层以及p型包覆层选择性地实施蚀刻处理而形成台面构造。接下来，从台面构造的侧面至基板的除台面构造以外的平面部，形成平面部处的厚度为5nm～45nm的p型半导体层。接下来，在p型半导体层之上形成埋入台面构造的高电阻半导体层。在平面部中，p型半导体层的厚度与p型掺杂剂的浓度的乘积为2.5×1019nm/cm3以下。通过设置这样的p型半导体层，能够抑制漏电流。另外，通过充分减小p型半导体层的厚度，能够减少形成p型半导体层时不可避免地产生的元件电容。
专利文献1：日本特开2011-249767号公报
专利文献1所示的覆盖台面部以及平面部的p型半导体层亦即第1埋入层，由于外延生长时产生的过渡面的影响，而有时产生比其他部分薄的部位。因此，第1埋入层有可能中断。
发明内容
本公开获得能够抑制第1埋入层中断的半导体装置以及半导体装置的制造方法。
本公开所涉及的半导体装置具备：主部，其具有半导体基板、设置在该半导体基板之上且作为n型和p型中的一方的第1型的第1包覆层、设置在该第1包覆层之上的活性层、设置在该活性层之上且作为n型和p型中的另一方的第2型的第2包覆层，并形成有平坦部、和与该平坦部邻接且相对于该平坦部而向上方突出且包括该活性层的台面部；第1埋入层，其为该第2型，且具有覆盖该平坦部的上表面的第1部分、和覆盖该台面部的侧面的第2部分；该第1型的第2埋入层，其设置在该第1埋入层之上；第1电极，其设置于该台面部的上方；以及第2电极，其设置于该台面部的下方，该第1埋入层在该平坦部的该上表面中的在距该台面部与该平坦部的边界为该台面部的高度以内的区域设置的部分的上表面具有突起部。
本公开所涉及的半导体装置的制造方法具备：在半导体基板之上形成作为n型和p型中的一方的第1型的第1包覆层，在该第1包覆层之上形成活性层，并且在该活性层之上形成作为n型和p型中的另一方的第2型的第2包覆层，从而形成具有该半导体基板、该第1包覆层、该活性层和该第2包覆层的主部的工序；在该主部形成平坦部、和与该平坦部邻接且相对于该平坦部向上方突出且包括该活性层的台面部的工序；第1工序，在该平坦部的上表面中的距该台面部与该平坦部的边界为该台面部的高度以内的区域，形成作为该第2型且凸起状的第1半导体层；第2工序，用该第2型的第2半导体层，覆盖该台面部的侧面、该平坦部的该上表面和该第1半导体层，而形成具有该第1半导体层和该第2半导体层的第1埋入层；在该第1埋入层之上形成该第1型的第2埋入层的工序；在该台面部的上方形成第1电极的工序；以及在该台面部的下方形成第2电极的工序。
在本公开所涉及的半导体装置中，能够通过突起部而抑制第1埋入层中断。
在本公开所涉及的半导体装置的制造方法中，能够通过第1半导体层而抑制第1埋入层中断。
附图说明
图1是实施方式1所涉及的半导体装置的剖视图。
图2是表示形成平坦部和台面部的状态的图。
图3是表示利用绝缘膜覆盖台面部的状态的图。
图4是表示使第1半导体层生长的状态的图。
图5是表示用光致抗蚀剂覆盖台面部的状态的图。
图6是表示对第1半导体层进行蚀刻的状态的图。
图7是表示形成第2半导体层的状态的图。
图8是对通过等离子体干式蚀刻形成平坦部的状态进行说明的图。
图9是表示比较例所涉及的第1埋入层的外延生长工序的初始状态的图。
图10是对比较例中引入掺杂剂的状态进行说明的图。
图11是对比较例中形成有(111)B面和(001)面的状态进行说明的图。
图12是对比较例中形成过渡面的状态进行说明的图。
图13是比较例所涉及的半导体装置的剖视图。
图14是实施方式1的第1变形例所涉及的半导体装置的剖视图。
图15是实施方式1的第2变形例所涉及的半导体装置的剖视图。
图16是实施方式1的第3变形例所涉及的半导体装置的剖视图。
具体实施方式
参照附图对各实施方式所涉及的半导体装置以及半导体装置的制造方法进行说明。对相同或者对应的构成要素标注相同的附图标记，有时省略反复说明。
实施方式1
图1是实施方式1所涉及的半导体装置100的剖视图。此外，在图1中，省略了半导体装置100的一部分。另外，以下，有时将n型、p型分别标记为n-、p-。另外，有时将半导体动作面和基板的表面标记为基板之上。另外，具有电功能的构造物彼此的连接包括电连接或者机械连接。
半导体装置100例如是半导体激光器等光半导体装置。半导体装置100例如是埋入构造的半导体激光器。半导体装置100也可以具有埋入异质构造。
半导体装置100具备主部10。主部10具有半导体基板12、设置在半导体基板12之上的第1型第1包覆层14、设置在第1包覆层14之上的活性层16、设置在活性层16之上的第2型第2包覆层18。第1包覆层14和第2包覆层18也被称为SCH(Separate ConfinementHeterostructure：分离限制异质结构)层。在本实施方式中，第1型为n型，第2型为p型。但不局限于此，只要第1型为n型和p型中的一方，第2型为n型和p型中的另一方即可。
在主部10形成有平坦部10a、与平坦部10a邻接且相对于平坦部10a向上方突出的台面部10b。台面部10b以条状形成。平坦部10a形成于台面部10b的两侧。台面部10b包括第1包覆层14的一部分、活性层16和第2包覆层18。
本实施方式所涉及的半导体装置100例如为p-InP/n-InP埋入类型。半导体基板12例如由n-InP形成。第1包覆层14例如由n-InP形成。第2包覆层18例如由p-InP形成。
台面部10b的两侧被埋入层20埋入。埋入层20具有第1埋入层22、第2埋入层24以及第3埋入层26。第1埋入层22为p型。第1埋入层22具有：覆盖平坦部10a的上表面10f的第1部分22a；和覆盖台面部10b的侧面10e的第2部分22b。第1埋入层22沿着台面部10b的侧面10e以及平坦部10a的上表面10f设置。
台面部10b的侧面10e具有：与平坦部10a的上表面10f垂直的垂直面10c；和与平坦部10a的上表面10f相连的斜面10d。第2部分22b覆盖垂直面10c和斜面10d。第2部分22b设置至与第2包覆层18的上表面相同的高度。第2部分22b的上端部朝向末端变细。
第2埋入层24设置在第1埋入层22之上。第2埋入层24为n型。第2埋入层24设置至例如活性层16的上表面以上并且第2包覆层18的上表面以下的高度。第2埋入层24设置为不与台面部10b接触。第3埋入层26设置在第2埋入层24之上。第3埋入层26为p型。第3埋入层26设置至比第2包覆层18的上表面高的位置。
第1埋入层22例如由p-InP形成。第1埋入层22例如包含Zn来作为掺杂剂。第2埋入层24例如由n-InP形成。第3埋入层26例如由p-InP形成。
在台面部10b以及埋入层20之上设置有接触层30。接触层30例如由p-InP形成。在接触层30之上设置有绝缘膜32。在绝缘膜32之上，且在台面部10b的上方设置有第1电极34。第1电极34是p型电极。在绝缘膜32，且在台面部10b的上方形成有开口。第1电极34在开口处与接触层30连接。另外，在半导体基板12的背面，且在台面部10b的下方设置有第2电极40。第2电极40为n型电极。
在第1埋入层22的上表面设置有突起部23。突起部23设置为与台面部10b和平坦部10a的边界邻接。第1埋入层22的设置有突起部23的部分比第1部分22a中的除突起部23以外的部分厚。另外，第1埋入层22的设置有突起部23的部分比第2部分22b厚。换句话说，T3＞T1，T3＞T2。另外，第1埋入层22的设置有突起部23的部分也可以比第1埋入层22中的覆盖斜面10d的部分厚。
突起部23为凸起状。在图1中，突起部23的末端尖锐。但不局限于此，突起部23的末端也可以是圆形。另外，突起部23的截面形状可以是四边形或者多边形。
接下来，对本实施方式所涉及的半导体装置100的制造方法进行说明。首先，在半导体基板12之上形成第1包覆层14。半导体基板12例如为平板状。第1包覆层14例如通过MOCVD(Metal Organic Chemical Vapor Deposition)法而进行外延生长。
接下来，在第1包覆层14之上形成活性层16。活性层16通过MOCVD法而进行外延生长。活性层16具有应变多重量子阱(MQW：Multi-QuantumWell)构造。由此，能够实施半导体装置100的高输出化以及低失真化而实现高性能化。接下来，在活性层16之上形成第2包覆层18。根据以上内容，形成主部10。
接下来，在主部10形成平坦部10a和台面部10b。图2是表示形成了平坦部10a和台面部10b的状态的图。在该工序中，首先，在第2包覆层18的上表面形成绝缘膜50。绝缘膜50例如为SiO2膜。绝缘膜50例如通过等离子体CVD(Chemical Vapor Deposition)而成膜。绝缘膜50在后续工序中用作埋入生长时的保护掩模。
接下来，通过照相制版工艺，除去绝缘膜50中的除台面部10b的形成部位以外的部分。接下来，使用绝缘膜50，对第1包覆层14、活性层16以及第2包覆层18进行蚀刻。由此，形成平坦部10a以及台面部10b。蚀刻例如为等离子体干式蚀刻。
另外，台面部10b的根部分通过等离子体干式蚀刻而被削除。由此，在台面部10b形成斜面10d。另外，台面部10b的根部分在使第1埋入层22外延生长的工序中的初段的高温化时也通过迁移而被削除。在该工序中，也形成斜面10d。
接下来，用绝缘膜52覆盖基板整个面。绝缘膜52例如为SiN膜。绝缘膜52例如通过等离子体CVD而形成。接下来，通过光致抗蚀剂选择性地覆盖绝缘膜52中的覆盖台面部10b的部分。接下来，使用光致抗蚀剂，除去绝缘膜52中的覆盖平坦部10a的部分。绝缘膜52例如通过使用了SF6/He气体的等离子体干式蚀刻来加工。接下来，除去光致抗蚀剂。由此，台面部10b被绝缘膜52覆盖。图3是表示用绝缘膜52覆盖台面部10b的状态的图。
接下来，对形成作为突起部23的基础的第1半导体层22c的第1工序进行说明。首先，以覆盖平坦部10a的方式形成第1半导体层22c。第1半导体层22c例如由p-InP形成。第1半导体层22c以绝缘膜52作为掩模，通过MOCVD而生长。图4是表示使第1半导体层22c生长的状态的图。
接下来，从绝缘膜52之上用光致抗蚀剂54覆盖台面部10b的上表面以及侧面10e。此时，用光致抗蚀剂54覆盖第1半导体层22c的上表面中的从平坦部10a与台面部10b的边界至预先决定的距离为止。图5是表示用光致抗蚀剂54覆盖台面部10b的状态的图。
接下来，以光致抗蚀剂54作为掩模，对第1半导体层22c进行蚀刻。图6是表示对第1半导体层22c进行了蚀刻的状态的图。蚀刻例如使用等离子体干式蚀刻。由此，将第1半导体层22c以凸起状形成。这样，第1半导体层22c中的被光致抗蚀剂54覆盖的部分为p型且成为凸起状的第1半导体层22c。
其中，在图6所示的状态下，除去光致抗蚀剂54和绝缘膜52。作为SiN膜的绝缘膜52，例如使用与作为SiO膜的绝缘膜50的选择性高的SF6/He气体，通过等离子体干式蚀刻而除去。由此，在台面部10b之上残留绝缘膜50。
接下来，实施形成第1埋入层22的第2工序。首先，用p型第2半导体层22d，覆盖台面部10b的侧面10e、平坦部10a的上表面10f和第1半导体层22c。图7是表示形成了第2半导体层22d的状态的图。第2半导体层22d例如通过MOCVD以绝缘膜50作为掩模而在台面部10b的两侧外延生长。第2半导体层22d由与第1半导体层22c相同的材料形成。由此，形成具有第1半导体层22c和第2半导体层22d的第1埋入层22。
在第2工序中，在第2半导体层22d中的覆盖第1半导体层22c的部分的上表面形成突起部23。换句话说，第1埋入层22中的与突起部23对应的部分形成为比其他部分厚第1半导体层22c的高度。
接下来，在第1埋入层22之上形成第2埋入层24。并且，在第2埋入层24之上形成第3埋入层26。第2埋入层24、第3埋入层26例如通过MOCVD而在台面部10b的两侧外延生长。根据以上内容，在台面部10b的两侧形成埋入层20。埋入层20也被称为阻挡层。第1埋入层22具有将无效电流的路径宽度控制得窄的功能。因此，能够通过第1埋入层22减少无效电流。
接下来，在主部10以及埋入层20之上形成接触层30。接触层30发挥使电高效地从电极向激光器流动的作用。接下来，在接触层30之上形成绝缘膜32。接下来，在绝缘膜32形成开口。绝缘膜32发挥减少寄生电容和保护半导体层的作用。
接下来，以在绝缘膜32的开口处与接触层30接触的方式在台面部10b的上方形成第1电极34。另外，在台面部10b的下方形成第2电极40。第1电极34以及第2电极40例如使用蒸镀剥离法而形成。
本实施方式所涉及的半导体装置100例如是用于光通信的光源。半导体装置100例如是波长为1.3～1.55μm的InP系长波半导体激光器。根据这样的半导体装置100，能够抑制石英光纤中的损失。
近年来，由于智能手机或者平板电脑等移动终端的普及以及信息的云化，数据通信量迅速增大。在光通信中，除了高速化、大容量化之外，有时还要求在高温环境下的稳定动作。为了高速化以及大容量化，有时使用具有使波长单一化的微细周期构造的DFB(Distributed FeedBack Laser)激光器。另外，有时要求减少器件的静电电容。
本实施方式的第1包覆层14以及埋入层20形成p-n-p-n构造。在这样的构造中，通过控制第1埋入层22的第1部分22a和第2部分22b的掺杂剂浓度，能够减少静电电容和抑制漏电流。
在第1埋入层22中的特别是覆盖活性层16的侧面的部分流动的漏电流相对于半导体装置100整体的注入电流的比例，与第1埋入层22的截面积成比例。因此，通过使第1埋入层22中的覆盖活性层16的侧面的部分变薄，能够减少漏电流。但是，在使第1埋入层22过薄的情况下，反而有时漏电流增大。因此，第1埋入层22中的特别是覆盖活性层16的侧面的部分的厚度的控制，对于半导体装置100的高性能化以及稳定动作是重要的。
另外，第2埋入层24为高电阻，且为了减少电容而插入。若使第1埋入层22中的覆盖平坦部10a的部分变厚，则有可能无法确保第2埋入层24的厚度。因此，有可能妨碍半导体装置100的高速化。因此，第1埋入层22中的覆盖平坦部10a的部分的厚度的控制也是重要的。
接下来，作为本实施方式的比较例，对在形成第1埋入层时产生过渡面的机制进行说明。图8是对通过等离子体干式蚀刻形成了平坦部10a的状态进行说明的图。台面部10b的垂直面10c是面方位的(110)面。另外，平坦部10a的上表面10f是面方位的(001)面。
图9是表示比较例所涉及的第1埋入层的外延生长工序的初始状态的图。图9表示第1埋入层的生长刚开始的状态。此时，产生(001)面的外延生长成分72。另外，通过迁移，产生(111)B面的外延生长成分71。(111)B面对应于本实施方式的斜面10d。其中，斜面10d也有时不是完全的(111)B面。
图10是对比较例中引入了掺杂剂的状态进行说明的图。掺杂剂为Zn。通过反复进行图9、10所示的外延生长以及掺杂剂的引入，出现(111)B面和(001)面。图11是对比较例中形成了(111)B面和(001)面的状态进行说明的图。
(111)B面和(001)面是第1埋入层容易生长的面。这些生长率快的面交叉的部分成为过渡面873。图12是对比较例中形成了过渡面873的状态进行说明的图。在过渡面873中，由于在(111)B面和(001)面进入材料，所以第1埋入层不易生长。
图13是比较例所涉及的半导体装置800的剖视图。比较例所涉及的半导体装置800的埋入层820的构造与半导体装置100不同。埋入层820具有第1埋入层822。在第1埋入层822形成有过渡面873。在与过渡面873对应的部分，第1埋入层822比其他部分薄。
在半导体装置800中，第1埋入层822有可能由于过渡面873的影响而中断。因此，第1包覆层14与第2埋入层24有可能相连。另外，半导体基板12与第2埋入层24有可能相连。这样，在半导体装置800中有可能产生n-n连接。因此，半导体装置800的动作有可能不稳定。
为了抑制n-n连接，考虑使第1埋入层822变厚。但是，如上述那样，若使第1埋入层822变厚，则漏电流有可能增大。另外，有可能无法确保第2埋入层24的厚度。另外，为了抑制n-n连接，考虑提高p型掺杂剂浓度。在这种情况下，在活性层16的侧面存在高浓度的p型掺杂剂。此时，活性层16的p型掺杂剂浓度增加，有可能妨碍高性能化以及稳定动作。
相对于此，在本实施方式中，与(111)B面和(001)面的边界邻接地，在第1埋入层22设置有突起部23。通过在与过渡面对应的部位将第1埋入层22形成为比其他部分厚，能够抑制第1埋入层22中断。因此，能够可靠地形成p-n-p-n构造，能够确保第1埋入层22的功能。
另外，能够使第1埋入层22的除突起部23以外的部分变薄。特别是，能够抑制为了确保第1埋入层22的在过渡面873处的厚度而使第1埋入层22中的覆盖侧面10e的第2部分22b变厚的情况。因此，能够抑制漏电流。另外，通过使第1埋入层22中的第1部分22a变薄，能够确保第2埋入层24的厚度。因此，能够减少半导体装置100的电容。因此，能够同时实现半导体装置100的高性能化和稳定动作。
此处，本实施方式的第1埋入层22的最终厚度在设置有突起部23的部分处比其他部分厚。但不局限于此，只要在形成有第1埋入层22的状态下第1埋入层22不中断即可。换句话说，以覆盖第1半导体层22c的方式使第2半导体层22d生长的结果，由于过渡面的影响，也可以不在第2半导体层22d中的覆盖第1半导体层22c的部分的上表面形成突起部23。
换句话说，只要第1埋入层22不中断，则也可以如图13所示那样上表面凹陷。另外，第1埋入层22的上表面可以平坦。
在图8所示的状态下，台面部10b的侧面仅由垂直面10c形成。但不局限于此，在台面部10b刚形成的状态下，台面部10b的侧面也可以具有斜面。在这种情况下，台面部10b刚形成的状态与图9、10所示的外延生长时的中途状态相同。因此，在这种情况下也产生过渡面873。
另外，n-n连接有时实际上产生于离开台面部10b的位置。因此，突起部23可以设置于离开台面部10b与平坦部10a的边界的位置。突起部23只要设置于第1埋入层22中的设置在平坦部10a的规定区域的部分的上表面即可。既定的区域例如是平坦部10a的上表面10f中的距台面部10b与平坦部10a的边界为台面部10b的高度以内的区域。通过在该区域设置突起部23，能够有效地抑制n-n连接。另外，突起部23也可以设置于平坦部10a的上表面10f中的容易产生n-n连接的位置。其中，台面部10b的高度是从平坦部10a的上表面10f至台面部10b的上表面为止的高度。
另外，在第1工序中，只要在平坦部10a的上表面10f中的距台面部10b与平坦部10a的边界为台面部10b的高度以内的区域形成凸起状的第1半导体层22c即可。突起部23的距台面部10b的距离能够在图3所示的工序中通过调整平坦部10a中的被绝缘膜52覆盖的部分而进行变更。换句话说，在绝缘膜52的端部位置形成凸起状的第1半导体层22c。因此，绝缘膜52的端部位置成为突起部23的形成位置的基准。
另外，在本实施方式中，主部10、埋入层20以及接触层30使用InP。主部10、埋入层20以及接触层30也可以由除InP以外的材料形成。
另外，在本实施方式中将半导体装置100作为激光器进行了说明。激光器包括EML(Electroabsorption Modulator Integrated Laser Diode：电吸收调制器集成激光二极管)。半导体装置100还能够应用于EML的EA(Electroabsorption：电吸收)部。半导体装置100也可以应用于所谓的光半导体装置。
图14是实施方式1的第1变形例所涉及的半导体装置200的剖视图。半导体装置200的第1埋入层222的结构与半导体装置100不同。第1埋入层222具有：设置于突起部223的正下方的凸起状的第1半导体层222c；和覆盖第1半导体层222c的第2半导体层222d。第1半导体层222c与第2半导体层222d由不同的材料形成。
第1半导体层222c例如可以是载流子浓度比第2半导体层222d高的层。由此，能够使第1半导体层222c薄。因此，能够使第1埋入层222更薄。
图15是实施方式1的第2变形例所涉及的半导体装置300的剖视图。半导体装置300的第1埋入层322的结构与半导体装置100不同。在第1埋入层322中，第1半导体层322c具有多个层。换句话说，第1半导体层322c具有多层构造。
由此，能够使第1半导体层322c的特性最佳化而进一步提高载流子浓度。由此，能够使第1半导体层322c更薄。第1半导体层322c例如包括Al、In、As、Ga、P、Sb中的任一个或者多个。另外，第1半导体层322c例如包含Zn、Fe、Be来作为p型掺杂剂。
图16是实施方式1的第3变形例所涉及的半导体装置400的剖视图。在半导体装置400中，台面部10b的侧面10e可以仅由垂直面10c形成。在不因迁移等而出现(111)B面的情况下，还能想到图16那样的构造。在这种情况下，与出现(111)B面的情况相比，容易出现过渡面873。此时，通过突起部23抑制第1埋入层22中断变得更重要。
本公开不限定于上述的实施方式，能够在不脱离本公开的主旨的范围内进行各种变形。另外，本实施方式中说明的技术特征可以适当地组合使用。
附图标记说明
10...主部；10a...平坦部；10b...台面部；10c...垂直面；10d...斜面；10e...侧面；10f...上表面；12...半导体基板；14...第1包覆层；16...活性层；18...第2包覆层；20...埋入层；22...第1埋入层；22a...第1部分；22b...第2部分；22c...第1半导体层；22d...第2半导体层；23...突起部；24...第2埋入层；26...第3埋入层；30...接触层；32...绝缘膜；34...第1电极；40...第2电极；50...绝缘膜；52...绝缘膜；54...光致抗蚀剂；71、72...外延生长成分；100、200...半导体装置；222...第1埋入层；222c...第1半导体层；222d...第2半导体层；223...突起部；300...半导体装置；322...第1埋入层；322c...第1半导体层；400、800...半导体装置；820...埋入层；822...第1埋入层；873...过渡面。

Claims (10)

1.一种半导体装置，其特征在于，
具备：
主部，其具有半导体基板、设置在所述半导体基板之上且作为n型和p型中的一方的第1型的第1包覆层、设置在所述第1包覆层之上的活性层、设置在所述活性层之上且作为n型和p型中的另一方的第2型的第2包覆层，并形成有平坦部、和与所述平坦部邻接且相对于所述平坦部向上方突出且包括所述活性层的台面部；
第1埋入层，其为所述第2型，且具有覆盖所述平坦部的上表面的第1部分、和覆盖所述台面部的侧面的第2部分；
所述第1型的第2埋入层，其设置在所述第1埋入层之上；
第1电极，其设置于所述台面部的上方；以及
第2电极，其设置于所述台面部的下方，
所述第1埋入层在所述平坦部的所述上表面中的在距所述台面部与所述平坦部的边界为所述台面部的高度以内的区域设置的部分的上表面具有突起部。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第1埋入层的设置有所述突起部的部分，比所述第1部分中的除所述突起部以外的部分厚。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述突起部设置为与所述台面部和所述平坦部的所述边界邻接。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，
所述第1埋入层的设置有所述突起部的部分比所述第2部分厚。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，
所述第1埋入层具有：凸起状的第1半导体层，其设置于所述突起部的正下方；和第2半导体层，其覆盖所述台面部的所述侧面、所述平坦部的所述上表面和所述第1半导体层。
6.根据权利要求5所述的半导体装置，其特征在于，
所述第1半导体层具有多个层。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，
所述台面部的所述侧面具有与所述平坦部的所述上表面相连的斜面，
所述第1埋入层的设置有所述突起部的部分，比所述第1埋入层中的覆盖所述斜面的部分厚。
8.一种半导体装置的制造方法，其特征在于，
具备：
在半导体基板之上形成作为n型和p型中的一方的第1型的第1包覆层，在所述第1包覆层之上形成活性层，并且在所述活性层之上形成作为n型和p型中的另一方的第2型的第2包覆层，从而形成具有所述半导体基板、所述第1包覆层、所述活性层和所述第2包覆层的主部的工序；
在所述主部形成平坦部、和与所述平坦部邻接且相对于所述平坦部向上方突出且包括所述活性层的台面部的工序；
第1工序，在所述平坦部的上表面中的距所述台面部与所述平坦部的边界为所述台面部的高度以内的区域，形成作为所述第2型且凸起状的第1半导体层；
第2工序，用所述第2型的第2半导体层，覆盖所述台面部的侧面、所述平坦部的所述上表面和所述第1半导体层，而形成具有所述第1半导体层和所述第2半导体层的第1埋入层；
在所述第1埋入层之上形成所述第1型的第2埋入层的工序；
在所述台面部的上方形成第1电极的工序；以及
在所述台面部的下方形成第2电极的工序。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，
在所述第2工序中，在所述第2半导体层中的覆盖所述第1半导体层的部分的上表面形成突起部。
10.根据权利要求8或9所述的半导体装置的制造方法，其特征在于，
所述第1工序具备：
以覆盖所述平坦部的方式形成所述第1半导体层的工序；
利用光致抗蚀剂，覆盖所述台面部的上表面以及所述侧面、和所述第1半导体层的上表面中的从所述平坦部与所述台面部的所述边界到预先决定的距离为止的部分的工序；以及
将所述光致抗蚀剂作为掩模对所述第1半导体层进行蚀刻而将所述第1半导体层形成为凸起状的工序。
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