CN114913891A - 存储器子字驱动器布局 - Google Patents

存储器子字驱动器布局 Download PDF

Info

Publication number
CN114913891A
CN114913891A CN202111367871.3A CN202111367871A CN114913891A CN 114913891 A CN114913891 A CN 114913891A CN 202111367871 A CN202111367871 A CN 202111367871A CN 114913891 A CN114913891 A CN 114913891A
Authority
CN
China
Prior art keywords
region
width
drain
source
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111367871.3A
Other languages
English (en)
Inventor
横道政宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN114913891A publication Critical patent/CN114913891A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请案涉及存储器子字驱动器布局。公开包含活动区和栅极电极的半导体装置。根据本公开的实例半导体装置包含在第一方向上延伸的栅极电极以及在第二方向上延伸的第一活动区和第二活动区。所述栅极电极具有在所述第一方向上延伸的侧。所述第一活动区包含：第一中心部分，其具有在所述第一方向上的第一宽度；以及第一末端部分，其安置在所述第一中心部分的第一末端处，且具有大于所述第一宽度的在所述第一方向上的第二宽度。所述第二活动区包含：第二中心部分，其具有在所述第一方向上的第三宽度。所述栅极电极沿着所述侧与所述第一末端部分和所述第二中心部分的部分重叠。

Description

存储器子字驱动器布局
技术领域
本申请案大体上涉及一种半导体存储器装置，且具体地说，涉及存储器子字驱动器布局。
背景技术
例如动态随机存取存储器(DRAM)的半导体存储器装置包含存储器单元阵列，所述存储器单元阵列具有安置在字线与位线之间的相交点处的存储器单元。半导体存储器装置可包含阶层结构化的主字线(MWL)和字线。主字线由相应主字驱动器驱动并定位在上部阶层处，且由行地址的第一部分选择。字线由相应子字驱动器驱动并定位在下部阶层处，且基于对应主字线和由行地址的第二部分选择的字驱动器线(FX)来选择。
在子字线的驱动过程期间，当子字线驱动到活动电势(active potential)时，存储器单元连接到对应位线。另一方面，在子字线驱动到非活动电势(non-activepotential)的周期期间，存储器单元和位线保持于截止状态中。在将子字线驱动到活动电势时，相对高电压提供到存储器单元阵列中的存储器片块的子字驱动器。相反地，在将子字线驱动到非活动电势时，相对低电压提供到存储器片块的子字驱动器。在子字线驱动到非活动电势时提供的相对低电压为子字驱动器的晶体管建立可导致泄漏电流的条件。举例来说，在相对高电压提供到晶体管的栅极且相对低电压提供到晶体管的漏极时提供到子字驱动器的晶体管的源极的相对低电压可导致足以诱发晶体管中的泄漏电流的电压差。泄漏电流的实例可为栅极诱发漏极泄漏(GIDL)。
另一方面，在相对高电压提供到晶体管的栅极且相对低电压提供到晶体管的漏极时提供到子字驱动器的晶体管的源极的相对高电压可导致热电子诱发穿通(HEIP)。热电子累积在由隔离区界定的晶体管的漏极的边缘处。隔离区可以是浅沟槽隔离(STI)结构，其包含例如二氧化硅(SiO2)膜和氮化硅(SiN)膜的绝缘膜以填充沟槽。举例来说，热电子经由SiO2膜捕获且累积在STI的SiN膜中。累积的热电子影响相邻晶体管的源极，且因此，降低相邻晶体管的阈值电压(Vth)。相邻晶体管的较低Vth增大晶体管中的泄漏电流。晶体管中的泄漏电流的增大导致在晶体管的漏极的边缘中累积更多热电子。因此，泄漏电流以递归方式增大。
由GIDL和HEIP引起的泄漏电流增大半导体存储器装置的功率消耗。在低功率消耗至关重要的系统中，泄漏电流可造成不可接受的功率消耗。因此，可能需要减少半导体存储器装置中的泄漏电流。
发明内容
根据本申请案的一方面，提供一种半导体装置。半导体装置包括：栅极电极，其在第一方向上延伸，所述栅极电极包含在第一方向上延伸的侧；第一活动区，其在垂直于第一方向的第二方向上延伸，所述第一活动区包含：第一中心部分，其具有在第一方向上的第一宽度；以及第一末端部分，其处于第一中心部分的第一末端处，所述第一末端部分具有在第一方向上的第二宽度，第二宽度大于第一宽度；以及第二活动区，其在第二方向上延伸，所述第二活动区包含：第二中心部分，其具有在第一方向上的第三宽度；以及第二末端部分，其安置在第二中心部分的第二末端处，所述第二末端部分具有在第一方向上的第四宽度，第四宽度大于第二宽度，其中栅极电极配置成沿着侧与第一末端部分的一部分重叠且沿着侧与第二中心部分的一部分重叠。
根据本申请案的另一方面，提供一种半导体装置。半导体装置包括：包含相同类型的多个晶体管的区域，所述区域包括：栅极电极，其在第一方向上延伸；第一子区，其在垂直于第一方向的第二方向上延伸，所述第一子区包含第一活动区，所述第一活动区包含：第一中心部分，其具有在第一方向上的第一宽度；以及第一末端部分，其与第一中心部分接触，所述第一末端部分具有在第一方向上的第二宽度；以及第二子区，其邻近于第一子区，所述第二子区在第二方向上延伸且包含第二活动区，所述第二活动区包含：第二中心部分，其具有在第二方向上的第一宽度；以及第二末端部分，其与第二中心部分接触，所述第二末端部分具有在第二方向上的第二宽度，其中第二宽度大于第一宽度。
根据本申请案的又一方面，提供一种半导体装置。半导体装置包括：第一子字驱动器，其包含第一晶体管，所述第一晶体管包括第一栅极、第一漏极和第一源极；第二子字驱动器，其包含第二晶体管，所述第二晶体管包括第二栅极、第二漏极和第二源极；栅极电极，其包括第一栅极和第二栅极，且具有沿着第一方向的侧；第一活动区，其在垂直于第一方向的第二方向上延伸，所述第一活动区包含：第一中心部分，其具有在第一方向上的第一宽度且包括第一源极；以及第一末端部分，其具有在第一方向上的大于第一宽度的第二宽度，且包括第一漏极；以及第二活动区，其在第二方向上延伸，所述第二活动区包含：第二中心部分，其包括第二源极且具有第三宽度；以及第二末端部分，其包括第二漏极且具有大于第三宽度的第四宽度，其中栅极电极配置成沿着侧与第一末端部分的一部分重叠且沿着侧与第二中心部分的一部分重叠。
根据本申请案的再一方面，提供一种半导体装置。半导体装置包括：栅极电极，其在第一方向上延伸；第一活动区，其跨栅极电极在垂直于第一方向的第二方向上延伸，所述第一活动区包含：第一源极/漏极区、第二源极/漏极区以及其间的第一沟道区，且第一源极/漏极区的侧的第一沟道区具有小于第二源极漏极区的侧的第一沟道区的宽度的宽度；以及第二活动区，其跨栅极电极在第二方向上延伸，所述第二活动区包含：第三源极/漏极区、第四源极/漏极区以及其间的第二沟道区，第三源极/漏极区的侧的第二沟道区具有小于第四源极/漏极区的侧的宽度的宽度，其中第三源极/漏极区的侧的第二沟道区在第一方向上布置为邻近于第二源极/漏极区，且其中第一源极/漏极区的侧的第一沟道区在第一方向上布置为邻近于第四源极/漏极区。
附图说明
图1是根据本公开中所描述的一些实例的半导体装置的框图。
图2是根据本公开中所描述的一些实例的存储器组的一部分的示意图。
图3是子字驱动器和存储器单元的示意图。
图4是根据本公开中所描述的一些实例的展示活动区的子字驱动器的实例布局图的平面图。
图5是根据本公开中所描述的一些实例的展示活动区的子字驱动器的部分的实例布局图的平面图。
具体实施方式
下文阐述某些细节以提供对本公开的各种实施例的实例的充分理解。然而，应了解，本文中所描述的实例可在没有这些特定细节的情况下实践。此外，本文中所描述的本公开的特定实例不应解释为将本公开的范围限制于这些特定实例。在其它情况下，尚未详细展示众所周知的电路、控制信号、定时协议和软件操作，以免不必要地混淆本公开的实施例。另外，例如“耦合(couples和coupled)”的术语意指两个组件可直接或间接地电耦合。间接耦合可暗指两个组件经由一或多个中间组件耦合。由图式展示的各种半导体结构的形状和尺寸未按比例绘制。举例来说，布局图仅作为实例提供，且可针对实际半导体装置修改形状和尺寸。
图1是根据本公开中所描述的一些实例的半导体装置10的框图。在本公开的一些实施例中，半导体装置10可以是动态随机存取存储器(DRAM)。半导体装置10包含存储器单元阵列11。存储器单元阵列11包含彼此相交的多个字线WL和多个数据线DL，其中存储器单元(MC)安置在相交点处。WL可由相应子字驱动器SWD驱动。出于清楚起见，图1中仅展示一个WL、SWD、DL和MC。多个主字线MWL和字驱动器线FX可提供到存储器单元阵列11中的相应SWD。举例来说，主字线MWL和字驱动器线FX的选择由行解码器电路12进行，且数据线DL的选择由列解码器电路13进行。在一些实例中，字驱动器线FX可由相应字驱动器FXD 46驱动。主字线MWL可由相应主字驱动器(MWD)44驱动。举例来说，存储器装置可具有128个主字线和提供相应主字线的128个主字驱动器。
在一些实例中，半导体装置10可包含布置在多个存储器组中的多个存储器单元阵列11。半导体装置10还可包含各自耦合到相应存储器单元阵列11的多个行解码器电路12和多个列解码器电路。
进一步参考图1，感测放大器18耦合到对应数据线DL且耦合到本地I/O线对LIOT/B。本地IO线对LIOT/B经由传输门TG 19耦合到主IO线对MIOT/B，所述传输门TG 19对读取/写入放大器和缓冲器15充当开关。
转而解释包含在半导体装置10中的多个外部端子，所述多个外部端子包含命令和地址端子21、时钟端子23、数据端子24以及电源端子25和26。命令和地址端子21供应有命令和地址信号CA。提供到命令和地址端子21的CA信号包含命令和地址。包含在CA信号中的地址经由命令/地址输入电路31传送到地址解码器电路32。地址解码器电路32接收地址且将经解码行地址信号RA供应到行解码器电路12，且将经解码列地址信号COL供应列解码器电路13。
包含在提供到命令和地址端子21的CA信号中的命令经由命令/地址输入电路31输入到命令解码器电路34。命令解码器电路34解码命令以提供各种内部命令信号。举例来说，内部命令可包含用以选择字线的行命令信号和用以选择数据线的列命令信号，例如读取命令或写入命令。
当发出激活命令且行地址及时地供应有激活命令，且列地址及时地供应有读取命令时，从存储器单元阵列11中的由这些行地址和列地址指定的存储器单元MC读取读取数据。更具体地说，行解码器电路12选择由行地址RA指示的主字线MWL、字驱动器线FX和字线WL，使得相关联存储器单元MC随后连接到数据线DL。此外，当存储器单元MC由行地址选择且相关联行由激活命令激活时，主字线MWL可为活动的且字驱动器线FX可为活动的。这使得字线WL为活动的。相反地，当例如在预充电操作中不选择存储器单元MC时，字驱动器线FX可为不活动的，且主字线MWL也可为不活动的。这将字线WL驱动到非活动电势，例如断开状态字线电压VNWL。进一步参考图1，读取数据DQ经由读取/写入放大器15和输入/输出电路17从数据端子24输出到外部。
类似地，当发出激活命令且行地址及时地供应有激活命令，且列地址及时地供应有写入命令时，输入/输出电路17可在数据端子24处接收写入数据DQ。写入数据DQ经由输入/输出电路17和读取/写入放大器15供应到存储器单元阵列11且写入由行地址和列地址指定的存储器单元MC中。
时钟端子23分别供应有外部时钟信号CK和/CK。这些外部时钟信号CK和/CK彼此互补且供应到时钟输入电路35。时钟输入电路35接收外部时钟信号CK和/CK且提供内部时钟信号ICLK。内部时钟信号ICLK供应到内部时钟产生器36，且因此基于接收到的内部时钟信号ICLK和来自命令/地址输入电路31的时钟启用信号CKE而提供相控内部时钟信号LCLK。在非限制性实例中，DLL电路可用作内部时钟产生器36。相控内部时钟信号LCLK供应到输入/输出电路17，且用作用于确定读取数据DQ的输出定时的定时信号。
电源端子25供应有电源电压VDD1、VDD2和VSS。这些电源电压VDD1、VDD2和VSS供应到内部电压产生器电路39。内部电压产生器电路39提供各种内部电压，例如VPP、VARY、VPERI、VEQ、VCCP和VNWL。
内部电势VCCP、VNWL为主要用于行解码器电路12、主字驱动器MWD 44和字驱动器FXD 46中的电势。举例来说，字驱动器FXD在基于地址信号ADD而选择时可配置成将字驱动器线FX上的电势驱动到对应于高电势(例如，3.1V)的VCCP电平。当行处于预充电状态中时，响应于主字线(MWL)上的不活动信号和字驱动器线(例如，FXT、FXB)上的不活动信号，相关联子字驱动器可配置成将字线(WL)下拉到内部电压VNWL(例如，非活动电势，其可为负电压)。
内部电势VARY和VEQ为待由感测放大器18、传输门19和/或读取/写入放大器15使用的电势。当激活感测放大器18时，通过将成对数据线中的一个驱动到VARY电平且另一个驱动到VSS电平来放大所读出的读取数据。对于大多数外围电路，例如命令/地址输入电路31，内部电势VPERI用作电源电势。通过将具有比外部电势VDD低的电势的内部电势VPERI用作这些外围电路的电源电势，有可能减少半导体装置10的功率消耗。
电源端子26供应有电源电压VDDQ和VSSQ。这些电源电压VDDQ和VSSQ供应到输入/输出电路17。电源电压VDDQ和VSSQ可分别为与供应到电源端子25的电源电压VDD2和VSS相同的电压。然而，专用电源电压VDDQ和VSSQ可用于输入/输出电路17，使得由输入/输出电路17产生的电源噪声不会传播到装置10的其它电路块。
图2是根据本公开中所描述的一些实例的存储器组200的一部分的示意图。在本公开的一些实施例中，存储器组200的部分可包含在图1的存储器单元阵列11中的多个组中的一个组中。
存储器组200的部分可包含多个字线210，每一字线210由相应子字驱动器SWDj216提供。举例来说，字线214可由对应子字驱动器SWD5提供，所述对应子字驱动器SWD5与由主字驱动器MWD1驱动的主字线相关联且还与字驱动器线202(例如，FX5)相关联，所述字驱动器线202与字驱动器208相关联。换句话说，对于每一子字驱动器，提供对应主字线MWL和字驱动器线FX以及非活动电势(例如，断开状态字线电压VNWL)。主字线MWL和字驱动器线FX上的信号可由主字驱动器MWD0至MWDN和字驱动器FXD 204基于行地址RA提供。
主字线MWL可在相应存储器片块的阵列区上方延伸，以将主字信号提供到存储器片块的子字驱动器列SWD0至SWD7，以激活那些子字驱动器SWD0至SWD7。也就是说，当激活主字驱动器MWD时，其可将活动主字信号提供到片块的所有子字驱动器SWD0至SWD7。如下文将描述，字驱动器线FX可包含FXT和传输与FXT的信号互补的信号的FXB。在一些实例中，当FXT为活动的时，FXB线为不活动的。相反地，FXB可为活动的，而FXT为不活动的。字驱动器FXD204的每一字驱动器线202将字驱动器线提供到每一片块中的至少一个子字驱动器SWD。在图2中所展示的实例中，字驱动器FXD 204包含偶数字驱动器206和奇数字驱动器208。偶数字驱动器206将相应字驱动器线提供到每一存储器片块的偶数编号的子字驱动器SWD0、SWD2、SWD4和SWD6，且奇数字驱动器208将相应字驱动器线提供到每一存储器片块的奇数编号的子字驱动器SWD1、SWD3、SWD5和SWD7。然而，在其它实例中可使用其它布置。在图2中所展示的实例中，字驱动器204的每一字驱动器线可耦合到每一存储器片块中的对应子字驱动器SWD0至SWD7。举例来说，FX线5可耦合到每一存储器片块的子字驱动器SWD5。
在图2中所展示的实例操作中，行地址RA已指示应激活MWD1，且应激活与字驱动器线FX5相关联的奇数字驱动器208。如由阴影区212所展示，即使与字驱动器线FX5相关联的子字线为活动的，与不活动主字驱动器MWD0、MWDn相关联的字线210仍保持不活动。然而，在与已激活MWD1相关联的字线222之中，激活由与已激活MWD1和FX5相关联的子字驱动器SWD5驱动的字线214。借助于实例，已激活MWD可配置成在相关联主字线上提供活动信号，且已激活字驱动器FXD可配置成在字驱动器线(例如，FXT、FXB)上提供活动信号。类似地，已激活子字驱动器可配置成在相关联字线上提供活动信号。因此，与MWD1相关联的所选择存储器片块的所选择字线WL由对应已激活子字驱动器SWD5驱动到活动电势。
在一些实例中，所选择存储器片块的另一子字驱动器SWD将相应未选字线WL驱动到非活动电势(例如，VNWL)以保持不活动。未选存储器片块MAT(例如，与MWD0和MWDn相关联的存储器片块)的子字驱动器SWD保持去激活，且未选存储器片块MAT的字线WL未提供电压，或实际上，在一些实例中，提供有非活动电势(例如，VNWL)。鉴于子字驱动器SWD耦合到字驱动器FXD和主字驱动器MWD，为了激活与子字驱动器SWD相关联的字线WL，必须激活相关联字驱动器FXD和主字驱动器MWD两者。
图3是常规子字驱动器和存储器单元的示意图。如图3中所展示，子字驱动器302的输出耦合到字线WL，所述字线WL耦合到存储器单元312。存储器单元312至少包含晶体管和电容器。字线WL连接到晶体管的栅极，且数据线DL连接到晶体管的漏极/源极(漏极或源极)。存储器单元能够存储1位数据。存储器单元312耦合到感测放大器310，所述感测放大器310配置成在数据线DL上感测存储器单元312的信号且将信号驱动到所需电压。
子字驱动器302包含在字线WL处串联耦合的不同导电类型的两个晶体管(例如，p沟道型晶体管304和n沟道型晶体管306)。主字线MWL耦合到晶体管304和306的栅极。字驱动器线FXT耦合到晶体管304的漏极/源极，且非活动电势VNWL提供到晶体管306的漏极/源极。字线WL也经由n沟道型晶体管308耦合到非活动电势VNWL。字驱动器线FXB耦合到晶体管308的栅极。
存储器单元312的字线耦合到子字驱动器302，其响应于主字线信号MWL和字驱动器线FXT上的信号而操作。在操作中，晶体管304和306配置成在字线WL上提供活动/不活动信号。n沟道型晶体管308用于防止未选字线浮动。举例来说，当主字线MWLB处于低电平时，晶体管304接通且晶体管306断开。如果FXT为不活动的，那么FXB将为活动的以接通晶体管308，这将字线WL处的电势下拉到VNWL，从而防止字线浮动。如图3中所展示，常规电路中的子字驱动器302包含至少三个晶体管。
图4是根据本公开中所描述的一些实例的展示活动区的子字驱动器的实例布局图的平面图。在一些实例中，布局400可包含重叠在p沟道型区域402和n沟道型区域404上以形成p沟道型或n沟道型晶体管的栅极层。如图4中所展示，p沟道型区域具有各自在方向410B上延伸的多个子区，例如406A至406D。n沟道型区域具有各自在方向410B上延伸的多个子区，例如409A至409D。应了解，虽然仅展示四个子区，但p沟道型区域和n沟道型区域均可具有任何合适数目的子区。
在一些实例中，栅极层可包含多个栅极电极，每一栅极电极在垂直于方向410B的方向410A上延伸。每一栅极电极可耦合到相应主字线MWLB。在图4中，展示分别用于主字线MWLBn-1、MWLBn、MWLBn+1和MWLBn+2的四个栅极电极，其中“n”为整数。虽然布局400仅展示存储器装置的一部分，但应了解，可包含用于其它主字线的额外栅极电极。
进一步参考图4，布局400还可包含用于活动区或栅极层的接点。如所展示，扩散接点可布置在栅极的每一侧上的活动区中。在p沟道型区域402中，栅极电极可与包含P+扩散材料的活动区重叠以形成相应p沟道型晶体管。举例来说，相应p沟道型晶体管可以是图3中的p沟道型晶体管304。举例来说，p沟道型晶体管424A和424B可形成在P+扩散子区406B中的相应栅极电极上方。此外，p沟道型晶体管424C和424D可形成在P+扩散子区406C中的相应栅极电极上方。活动区上的接点可耦合到字线WLm+j或字驱动器线(例如，FXTj)，其中“m”和“j”为整数。FXT字驱动器线(例如，FXT0、FXT1、FXT2、FXT3)连接到相邻主字线(MWLB)之间的共同源极/漏极。
在一些实施例中，p沟道型晶体管424A形成在与MWLBn+2相关联的栅极电极上方，其中栅极电极的每一侧上具有两个接点，其中两个接点分别耦合到字线(例如，WLm+16)和字驱动器线(例如，FXT0)。此外，p沟道型晶体管424B形成在与MWLBn+1相关联的栅极电极上方，其中栅极电极的每一侧上具有两个接点，其中两个接点分别耦合到字线(例如，WLm+2)和字驱动器线(例如，FXT0)。类似地，p沟道型晶体管424C形成在与MWLBn+1相关联的栅极电极上方，其中栅极电极的每一侧上具有两个接点，其中两个接点分别耦合到字线(例如，WLm+6)和字驱动器线(例如，FXT4)。另外，p沟道型晶体管424D形成在与MWLBn相关联的栅极电极上方，其中栅极电极的每一侧上具有两个接点，其中两个接点分别耦合到字线(例如，WLm-4)和字驱动器线(例如，FXT4)。
在图4的实施例中，FXT0和FXT2耦合到与MWLBn-1和MWLBn相关联的相邻栅极电极之间的相应共同源极/漏极。FXT0和FXT2还耦合到相邻主字线MWLBn+1与MWLBn+2之间的相应共同源极/漏极。FXT4和FXT6耦合到相邻主字线MWLBn与MWLBn+1之间的相应共同漏极/源极。对于每一栅极，在与共同源极/漏极相对的侧上，相应字线耦合到漏极/源极。沿着与主字线MWLBn+1相关联的栅极电极，字线WLm+2耦合到晶体管424B的漏极，与耦合到FXT0的晶体管424A的共同源极相对。晶体管424A的漏极耦合到字线WLm+16，且晶体管424A的栅极耦合与主字线MWLBn+2相关联的栅极电极。此外，沿着与MWLBn相关联的栅极电极，字线WLm-4耦合到晶体管424D的漏极，与耦合到FXT4的晶体管424C的共同源极相对。类似地，沿着与主字线MWLBn+1相关联的栅极电极，字线WLm+6耦合到晶体管424C的漏极。针对额外字线重复这种模式。
多个子区(例如406A至406D)中的每一子区可包含活动区。举例来说，在图4中，子区406B可包含活动区401A且子区406C可包含活动区401B。活动区401A可包含漏极/源极(例如，漏极和源极区)以及晶体管424A和424B的相应漏极与源极之间的沟道区。活动区401A包含末端部分4012A和4013A以及末端部分之间的中心部分4011A。末端部分中的一个末端部分4012A可包含耦合到字线WLm+16的晶体管424A的漏极。末端部分中的另一末端部分4013A可包含耦合到字线WLm+2的晶体管424B的漏极。活动区401A的中心部分4011A可包含耦合到FXT0的晶体管424A与424B之间的共同源极。活动区401B包含末端部分4012B和4013B以及末端部分之间的中心部分4011B。末端部分中的一个末端部分4012B可包含耦合到字线WLm+6的晶体管424C的漏极。末端部分中的另一末端部分4013B可包含耦合到字线WLm-4的晶体管424D的漏极。活动区401B的中心部分4011B可包含耦合到FXT4的晶体管424A与424B之间的共同源极。晶体管424B的漏极包含在活动区401A的末端部分4013A中，且晶体管424C的源极包含在活动区401B的中心部分4011B中。晶体管424B的漏极和晶体管424C的源极沿着与主字线MWLBn+1相关联的栅极电极的同一侧且分别在彼此相邻的子区406B和406C上安置。因此，包含晶体管424B的漏极的末端部分4013A以及包含晶体管424C的源极的中心部分4011B可彼此相邻。
活动区401B的中心部分4011B的宽度可短于活动区401B的末端部分4012B和4013B的宽度。因此，包含晶体管424B的漏极的活动区401A的末端部分4013A与包含晶体管424C的源极的活动区401B的中心部分4011B之间的距离可大于包含晶体管424B的漏极的活动区401A的末端部分4013A与包含晶体管424C的漏极的活动区401B的末端部分4012B之间的距离。
在n沟道型区域404中，栅极电极与N+扩散子区重叠以形成相应n沟道型晶体管。在一些实施例中，相应n沟道型晶体管可包含图3中的n沟道型晶体管306和n沟道型晶体管308。活动区上的接点可耦合到字线WLm+i或非活动电势VNWL，其中“i”为整数。换句话说，非活动电势VNWL和相应字线耦合到每一晶体管的源极/漏极。如果n沟道晶体管充当n沟道型晶体管306，那么每一n沟道晶体管的栅极可耦合到非活动电势VNWL。如果n沟道晶体管充当n沟道型晶体管308，那么每一n沟道晶体管的栅极可耦合到FXB字驱动器线(例如，FXB0、FXB1、FXB2、FXB3)，其传输FXT字驱动器线(例如，FXT0、FXT1、FXT2、FXT3)的互补信号。
在一些实施例中，晶体管426D形成且在栅极处耦合到主字线MWLBn，且晶体管428D形成且在栅极处耦合到FXB4。晶体管426D和428D在相应源极/漏极处进一步耦合到VNWL和WLm-4。晶体管426C形成且在栅极处耦合到主字线MWLBn+1，且晶体管428C形成且在栅极处耦合到FXB4。晶体管426C和428C在相应源极/漏极处进一步耦合到VNWL和WLm+6。晶体管426B形成且在栅极处耦合到主字线MWLBn+1，且晶体管428B形成且在栅极处耦合到FXB0。晶体管426B和428B在相应源极/漏极处进一步耦合到VNWL和WLm+2。晶体管426A形成且在栅极处耦合到主字线MWLBn+2，且晶体管428A形成且在栅极处耦合到FXB0。晶体管426A和428A在相应源极/漏极处进一步耦合到VNWL和WLm+16。针对额外字线重复这种模式。
晶体管424A、426A和428A可包含在子字驱动器中，如图3中的子字驱动器302。举例来说，晶体管424A、426A和428A可分别包含为图3的晶体管304、306和308，以形成子字驱动器，所述子字驱动器接收主字线信号MWLBn+2和互补字线信号FXT0/FXB0作为输入信号以激活或去激活字线WLm+16。类似地，晶体管424B、426B和428B可分别包含为图3的晶体管304、306和308，以形成子字驱动器，所述子字驱动器接收主字线信号MWLBn+1和互补字线信号FXT0/FXB0作为输入信号以激活或去激活字线WLm+2。晶体管424C、426C和428C可分别包含为图3的晶体管304、306和308，以形成子字驱动器，所述子字驱动器接收主字线信号MWLBn+1和互补字线信号FXT4/FXB4作为输入信号以激活或去激活字线WLm+6。晶体管424D、426D和428D可分别包含为图3的晶体管304、306和308，以形成子字驱动器，所述子字驱动器接收主字线信号MWLBn+1和互补字线信号FXT4/FXB4作为输入信号以激活或去激活字线WLm-4。
在图4中的实例中，偶数编号的字线展示于布局400中，其可实施图2的子字驱动器216或图3的子字驱动器302。参考图2、3和4，应了解，实施于布局400中的电路可实施一或多个子字驱动器302。举例来说，对于给定存储器单元阵列(例如，图1的存储器单元阵列11)，与用于给定存储器单元阵列的偶数编号的字线相关联的子字驱动器可以与图4中所展示类似的方式布局，且布置为邻近于存储器单元阵列的一侧。类似地，与用于存储器单元阵列的奇数编号的字线相关联的子字驱动器可以与图4中所展示类似的方式布局，且布置为邻近于存储器单元阵列的另一侧。在本公开的一些实施例中，与奇数编号的字线相关联的子字驱动器的布局可相对于与偶数编号的字线相关联的子字驱动器按镜像布置来布置。
图5是根据本公开中所描述的一些实例的展示活动区的子字驱动器的部分的实例布局图的平面图。在一些实例中，子字驱动器的部分的布局500可包含在方向510B上延伸的活动区501A和501B。活动区501A和501B的每一活动区实施多个子字驱动器的部分。多个子字驱动器中的每一子字驱动器可以是图2的存储器组200的部分中的子字驱动器216中的一个，或图3的子字驱动器302。
活动区可包含一或多个漏极、源极和沟道。举例来说，活动区可包含P+扩散材料以形成p沟道型晶体管。活动区501A和501B包含P+扩散材料，且在子字驱动器中实施p沟道型晶体管。举例来说，活动区501A可实施p沟道型晶体管520A和520B，且活动区501B可实施p沟道型晶体管520C和520D。在一些实施例中，p沟道型晶体管520A、520B、520C和520D可以是图4的p沟道型晶体管424A、424B、424C和424D。p沟道型晶体管520A、520B、520C和520D中的每一p沟道型晶体管可包含源极和漏极。举例来说，p沟道型晶体管520A可包含具有接点的漏极503A和具有包含在活动区501A中的接点的源极504A。p沟道型晶体管520B可包含具有接点的漏极503B和具有与p沟道型晶体管520A共享的包含在活动区501A中的接点的源极504A。p沟道型晶体管520B可进一步包含漏极503B与源极504A之间的沟道区。沟道区可包含漏极503B侧的部分505A和源极504A侧的部分505B。p沟道型晶体管520C可包含具有接点的漏极503C和具有接点的源极504B。p沟道型晶体管520C可进一步包含漏极503C与源极504B之间的沟道区。沟道区可包含漏极503c侧的部分505C和源极504B侧的部分505D。p沟道型晶体管520D可包含具有接点的漏极503D和具有与p沟道型晶体管520C共享的接点的源极504B。在一些实施例中，漏极503B可布置为邻近于源极504B侧的p沟道型晶体管520C的沟道区的部分505D。漏极503C可布置为邻近于源极504A侧的p沟道型晶体管520B的沟道区的部分505B。
在一些实例中，子字驱动器的布局500可包含栅极电极502A、502B和502C。在一些实施例中，栅极电极502A、502B和502C中的每一栅极电极在方向510A上延伸，所述方向510A在图5的平面图上垂直于方向510B。在布局500中，栅极电极502A、502B和502C中的每一栅极电极可与活动区501A和501B的包含P+扩散材料的至少部分重叠以形成相应p沟道型晶体管。举例来说，栅极电极502A和502B可与活动区501A的部分重叠，且栅极电极502B和502C可与活动区501B的部分重叠。在一些实施例中，活动区501A的部分可与栅极电极502A和502B重叠，且活动区501B的部分可与栅极电极502B和502C重叠。在布局500中，栅极电极502A、502B和502C中的每一栅极电极可并联安置。源极504A可安置于栅极电极502A与502B之间。源极504B可安置于栅极电极502B与502C之间。
p沟道型晶体管520A、520B、520C和520D中的每一个可包含栅极。举例来说，p沟道型晶体管520A可包含处于漏极503A与源极504A之间的包含在栅极电极502A中的栅极。p沟道型晶体管520B可包含处于漏极503B与源极504A之间的包含在栅极电极502B中的栅极。p沟道型晶体管520C可包含处于漏极503C与源极504B之间的包含在栅极电极502B中的栅极。p沟道型晶体管520D可包含处于漏极503D与源极504B之间的包含在栅极电极502C中的栅极。
在一些实施例中，活动区501A和501B中的每一活动区可具有中心部分和在方向510B上安置在中心部分的末端处的两个末端部分。每一中心部分可包含源极，且每一末端部分可包含漏极。举例来说，末端部分5012A、5013A、5012B和5013B可分别包含晶体管520A、520B、520C和520D的漏极503A、503B、503C和503D。中心部分5011A可包含由晶体管520A和520B共享的源极504A，且中心部分5011B可包含由晶体管520C和520D共享的源极504B。源极504A和504B的每一接点的宽度可小于中心部分5011A和5011B中的每一相应中心部分的宽度W1和W3。在一些实施例中，W1和W3可相同。
在每一活动区中，末端部分的宽度大于中心部分的宽度。活动区501A可包含中心部分5011A、安置在中心部分5011A的末端5014A处的末端部分5012A和安置在中心部分5011A的另一末端5015A处的另一末端部分5013A。末端部分5012A和中心部分5011A在方向510A上在中心部分5011A的末端5014A处彼此接触。中心部分5011A和末端部分5013A在方向510A上在中心部分5011A的另一末端5015A处彼此接触。末端部分5012A的宽度可由在方向510B上延伸的末端部分5012A的侧之间的距离界定。中心部分5011A的宽度W1可由在方向510B上延伸的中心部分5011A的侧之间的距离界定。末端部分5013A的宽度W2可由在方向510B上延伸的末端部分5013A的侧之间的距离界定。末端部分5013A的宽度W2可大于中心部分5011A的宽度W1。源极504A侧的晶体管520B的沟道区的部分505B的宽度W1小于漏极503B侧的沟道区的晶体管520B的部分505A的宽度W2。在另一实例中，活动区501B可包含中心部分5011B，以及安置在中心部分5011B的末端5014B处的末端部分5012B和安置在中心部分5011B的另一末端5015B处的另一末端部分5013B。末端部分5012B和中心部分5011B在中心部分5011B的在方向510A上延伸的末端5014B处彼此接触。中心部分5011B和末端部分5013B在中心部分5011B的在方向510A上延伸的另一末端5015B处彼此接触。末端部分5012B的宽度W4可由末端部分5012B的侧之间的距离界定。中心部分5011B的宽度W3可由在方向510B上延伸的中心部分5011B的侧之间的距离界定。末端部分5013B的宽度可由在方向510B上延伸的末端部分5013B的侧之间的距离界定。末端部分5012B的宽度W4可大于中心部分5011B的宽度。源极504B侧的晶体管520C的沟道区的部分505D的宽度W3小于漏极503C侧的晶体管520C的沟道区的部分505C的宽度W4。
在一些实施例中，可能需要增大每一漏极的每一接点与其相邻栅极电极之间的距离L2以防止由栅极诱发漏极泄漏(GIDL)引起的泄漏电流。栅极电极502A、502B和502C中的每一栅极电极可于在方向510A上延伸的侧上具有凹部区。举例来说，栅极电极502A于在方向510A上延伸的侧上包含凹部区5021A。漏极503A的接点可安置在凹部区5021A内且可维持距栅极电极502A的距离。因此，凹部区5021A可提供漏极503A的接点与栅极电极502A之间的距离L2。栅极电极502B可于在方向510A上延伸的侧上包含凹部区5021B。漏极503B的接点可安置在凹部区5021B内且可维持距栅极电极502B的距离L2。因此，凹部区5021B可提供漏极503B的接点与栅极电极502B之间的距离L2。栅极电极502B可于在方向510A上延伸的另一侧上包含另一凹部区5021C。漏极503C的接点可安置在凹部区5021C内且可维持距栅极电极502B的距离L2。因此，凹部区5021C可提供漏极503C的接点与栅极电极502B之间的距离L2。栅极电极502C于在方向510A上延伸的侧上包含凹部区5021D。漏极503D的接点可安置在凹部区5021D内且可维持距栅极电极502C的距离L2。凹部区5021D可提供漏极503D的接点与栅极电极502C之间的距离L2。因此，具有提供较大距离L2的具有较大宽度的末端部分的活动区可防止漏极与相邻栅极电极之间的GIDL。
在一些实施例中，可能需要增大由同一栅极电极重叠的相邻活动区之间的距离，以防止由热电子诱发穿通(HEIP)引起的泄漏电流。举例来说，活动区501A的末端部分5013A的宽度W2可包含与紧邻凹部区5021B的栅极电极502B的重叠宽度L1，且包含漏极503B的接点与在方向510B上延伸的凹部区5021B的侧之间的宽度L2。活动区501B的中心部分5011B的宽度W3可小于活动区501B的末端部分5012B的宽度W4。活动区501A的末端部分5013A和活动区501B的中心部分5011B可在栅极电极502b的具有凹部区5021B的侧上彼此相邻。可提供活动区501A的末端部分5013A与活动区501B的中心部分5011B之间的距离L3。可通过使包含晶体管520C的沟道区的部分505D的活动区501B的中心部分5011B的宽度W3小于包含晶体管520C的沟道区的部分505C的活动区501B的末端部分5012B的宽度W4来提供距离L3。通过具有中心部分5011B的较小宽度W3来增大距离L3可防止p沟道型晶体管520B的漏极503B周围的热电子影响相邻p沟道型晶体管520C的源极504B以降低p沟道型晶体管520C的阈值电压(Vth)。因此，具有宽度较小以提供较大距离L3的中心部分的活动区可防止相邻晶体管的漏极与源极之间的HEIP。
与常规子字驱动器布局相比，图1至5的半导体装置在减少泄漏电流方面提供各种优势。举例来说，具有宽度较大的末端部分的活动区允许栅极电极的大凹部区与漏极重叠。大凹部区在漏极与栅极电极之间提供较大的距离。如在上文本公开的实施例所描述的漏极与栅极电极之间的较大距离可减少漏极与栅极电极之间的泄漏电流，例如GIDL。举例来说，每一活动区的末端部分具有大于末端部分之间的中心部分的宽度的宽度。这种配置可在包含漏极的一个活动区的末端部分与邻近于包含源极的活动区的另一活动区的中心部分之间提供较大距离。如在上文本公开的实施例所描述的一个活动区的末端部分与另一活动区的中心部分之间的较大距离可减少一个活动区中的漏极与另一活动区的源极之间的由HEIP引起的泄漏电流。
从前述内容应了解，尽管本文中已出于说明的目的描述了本公开的具体实施例，但可以在不脱离本公开的精神和范围的情况下进行各种修改。因此，本公开的范围不应受到本文中所描述的具体实施例中的任一个限制。

Claims (24)

1.一种半导体装置，其包括：
栅极电极，其在第一方向上延伸，所述栅极电极包含在所述第一方向上延伸的侧；
第一活动区，其在垂直于所述第一方向的第二方向上延伸，所述第一活动区包含：
第一中心部分，其具有在所述第一方向上的第一宽度；以及
第一末端部分，其处于所述第一中心部分的第一末端处，所述第一末端部分具有在所述第一方向上的第二宽度，所述第二宽度大于所述第一宽度；以及
第二活动区，其在所述第二方向上延伸，所述第二活动区包含：
第二中心部分，其具有在所述第一方向上的第三宽度；以及
第二末端部分，其安置在所述第二中心部分的第二末端处，所述第二末端部分具有在所述第一方向上的第四宽度，所述第四宽度大于所述第二宽度，
其中所述栅极电极配置成沿着所述侧与所述第一末端部分的一部分重叠且沿着所述侧与所述第二中心部分的一部分重叠。
2.根据权利要求1所述的半导体装置，其中所述栅极电极配置成沿着与所述侧相对的另一侧与所述第二末端部分的一部分重叠且沿着所述另一侧与所述第一中心部分的一部分重叠。
3.根据权利要求1所述的半导体装置，其中所述第一末端部分包括漏极，
其中所述栅极电极具有沿着所述侧的凹部区，且
其中所述凹部区配置成提供所述漏极的接点与所述栅极电极之间的距离。
4.根据权利要求3所述的半导体装置，其中所述第一末端部分的所述第二宽度大于所述凹部区的在所述第一方向上的宽度。
5.根据权利要求1所述的半导体装置，其中所述第二中心部分包括源极和所述源极的接点，且
其中所述接点的在所述第一方向上的宽度小于所述第一宽度。
6.一种半导体装置，其包括：
包含相同类型的多个晶体管的区域，所述区域包括：
栅极电极，其在第一方向上延伸；
第一子区，其在垂直于所述第一方向的第二方向上延伸，所述第一子区包含第一活动区，所述第一活动区包含：
第一中心部分，其具有在所述第一方向上的第一宽度；以及
第一末端部分，其与所述第一中心部分接触，所述第一末端部分具有在所述第一方向上的第二宽度；以及
第二子区，其邻近于所述第一子区，所述第二子区在所述第二方向上延伸且包含第二活动区，所述第二活动区包含：
第二中心部分，其具有在所述第二方向上的所述第一宽度；以及
第二末端部分，其与所述第二中心部分接触，所述第二末端部分具有在所述第二方向上的所述第二宽度，
其中所述第二宽度大于所述第一宽度。
7.根据权利要求6所述的半导体装置，其中所述栅极电极包含在所述第一方向上延伸的侧，且
其中所述栅极电极配置成沿着所述侧与所述第一末端部分的一部分和所述第二中心部分的一部分重叠。
8.根据权利要求7所述的半导体装置，其中所述第一末端部分包括漏极，
其中所述栅极电极具有沿着所述侧的凹部区，且
其中漏极的接点安置在所述凹部区中，与所述栅极电极相距一定距离。
9.根据权利要求8所述的半导体装置，其中所述第一末端部分的所述第二宽度大于所述凹部区的在所述第一方向上的宽度。
10.根据权利要求8所述的半导体装置，其中所述栅极电极耦合主字线，且
其中所述漏极的所述接点耦合到字线，所述字线耦合到存储器单元。
11.根据权利要求10所述的半导体装置，其中所述第一中心部分包括耦合字驱动器线的源极。
12.根据权利要求11所述的半导体装置，其进一步包括另一区域，
其中所述区域包括p沟道型晶体管，其包含第一晶体管，所述第一晶体管包括包含在所述栅极电极中的栅极、所述第一末端部分中的所述漏极和所述第一中心部分中的所述源极，且
其中所述另一区域包括n沟道型晶体管。
13.根据权利要求12所述的半导体装置，其中所述n沟道型晶体管包含：
第二晶体管，其包含：
栅极，其耦合到所述主字线；
源极，其耦合到非活动电势；以及
漏极，其耦合到所述字线；以及
第三晶体管，其包含：
栅极，其耦合到另一字驱动器线，所述另一字驱动器线配置成传输与所述字驱动器线的信号互补的信号；
源极，其耦合到所述非活动电势；以及
漏极，其耦合到所述字线。
14.一种半导体装置，其包括：
第一子字驱动器，其包含第一晶体管，所述第一晶体管包括：
第一栅极、第一漏极和第一源极；
第二子字驱动器，其包含第二晶体管，所述第二晶体管包括：
第二栅极、第二漏极和第二源极；
栅极电极，其包括所述第一栅极和所述第二栅极，且具有沿着第一方向的侧；
第一活动区，其在垂直于所述第一方向的第二方向上延伸，所述第一活动区包含：
第一中心部分，其具有在所述第一方向上的第一宽度且包括所述第一源极；以及
第一末端部分，其具有在所述第一方向上的大于所述第一宽度的第二宽度，且包括所述第一漏极；以及
第二活动区，其在所述第二方向上延伸，所述第二活动区包含：
第二中心部分，其包括所述第二源极且具有第三宽度；以及
第二末端部分，其包括所述第二漏极且具有大于所述第三宽度的第四宽度，
其中所述栅极电极配置成沿着所述侧与所述第一末端部分的一部分重叠且沿着所述侧与所述第二中心部分的一部分重叠。
15.根据权利要求14所述的半导体装置，其中所述第一晶体管和所述第二晶体管为p沟道型晶体管。
16.根据权利要求14所述的半导体装置，其中所述栅极电极具有沿着所述侧的凹部区，且
其中所述凹部区配置成提供所述第一漏极的接点与所述栅极电极之间的距离。
17.根据权利要求16所述的半导体装置，其中所述第一末端部分的所述第二宽度大于所述凹部区的在所述第一方向上的宽度。
18.根据权利要求16所述的半导体装置，其中所述第一漏极的所述接点耦合到字线，所述字线耦合到存储器单元。
19.根据权利要求18所述的半导体装置，其中所述栅极电极耦合到主字线。
20.根据权利要求14所述的半导体装置，其中所述栅极电极配置成沿着与所述侧相对的另一侧与所述第二末端部分的一部分重叠，且沿着所述另一侧与沿着与所述侧相对的另一侧的所述第一中心部分的一部分重叠。
21.一种半导体装置，其包括：
栅极电极，其在第一方向上延伸；
第一活动区，其跨所述栅极电极在垂直于所述第一方向的第二方向上延伸，所述第一活动区包含：
第一源极/漏极区，
第二源极/漏极区；以及
其间的第一沟道区，且所述第一源极/漏极区的侧的所述第一沟道区具有小于所述第二源极漏极区的侧的所述第一沟道区的宽度的宽度；以及
第二活动区，其跨所述栅极电极在所述第二方向上延伸，所述第二活动区包含：
第三源极/漏极区；
第四源极/漏极区；以及
其间的第二沟道区，所述第三源极/漏极区的侧的所述第二沟道区具有小于所述第四源极/漏极区的侧的宽度的宽度，
其中所述第三源极/漏极区的所述侧的所述第二沟道区在所述第一方向上布置为邻近于所述第二源极/漏极区，且
其中所述第一源极/漏极区的所述侧的所述第一沟道区在所述第一方向上布置为邻近于所述第四源极/漏极区。
22.根据权利要求21所述的半导体装置，其中所述第二源极/漏极区耦合到字线且所述第四源极/漏极区耦合到另一字线。
23.根据权利要求21所述的半导体装置，其中所述第一源极/漏极区耦合到字驱动器线且所述第二源极/漏极区耦合到另一字驱动器线。
24.根据权利要求21所述的半导体装置，其中所述栅极电极耦合到主字线。
CN202111367871.3A 2021-02-09 2021-11-18 存储器子字驱动器布局 Pending CN114913891A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/171,906 2021-02-09
US17/171,906 US11778813B2 (en) 2021-02-09 2021-02-09 Memory subword driver layout

Publications (1)

Publication Number Publication Date
CN114913891A true CN114913891A (zh) 2022-08-16

Family

ID=82705051

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111367871.3A Pending CN114913891A (zh) 2021-02-09 2021-11-18 存储器子字驱动器布局

Country Status (2)

Country Link
US (1) US11778813B2 (zh)
CN (1) CN114913891A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115172364A (zh) * 2022-09-02 2022-10-11 睿力集成电路有限公司 半导体结构及存储器
WO2024060365A1 (zh) * 2022-09-19 2024-03-28 长鑫存储技术有限公司 字线驱动器以及存储装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2979738A1 (fr) * 2011-09-02 2013-03-08 St Microelectronics Crolles 2 Memoire sram a circuits d'acces en lecture et en ecriture separes
KR102660229B1 (ko) * 2016-12-14 2024-04-25 에스케이하이닉스 주식회사 반도체 메모리 장치의 서브 워드라인 드라이버

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115172364A (zh) * 2022-09-02 2022-10-11 睿力集成电路有限公司 半导体结构及存储器
WO2024045264A1 (zh) * 2022-09-02 2024-03-07 长鑫科技集团股份有限公司 半导体结构及存储器
WO2024060365A1 (zh) * 2022-09-19 2024-03-28 长鑫存储技术有限公司 字线驱动器以及存储装置

Also Published As

Publication number Publication date
US11778813B2 (en) 2023-10-03
US20220254788A1 (en) 2022-08-11

Similar Documents

Publication Publication Date Title
KR101070552B1 (ko) 반도체 기억 장치
US6980454B2 (en) Low-power consumption semiconductor memory device
US7480168B2 (en) Semiconductor memory device
US10347321B1 (en) Apparatuses and methods for providing driving signals in semiconductor devices
US7821804B2 (en) Semiconductor integrated circuit
US6570206B1 (en) Semiconductor device
US11942142B2 (en) Memory subword driver circuits with common transistors at word lines
TWI779792B (zh) 記憶體子字驅動器佈局
US20230274777A1 (en) Memory subword driver circuits and layout
CN114913891A (zh) 存储器子字驱动器布局
US7259977B2 (en) Semiconductor device having hierarchized bit lines
US8565036B2 (en) Semiconductor memory device including pull-down transistors for non-selected word lines
JP2001093989A (ja) 半導体装置
JP4767390B2 (ja) Ｄｒａｍ
KR100258345B1 (ko) 파워라인의 배치구조를 개선한 반도체 메모리 장치
US5696727A (en) Semiconductor memory device provided with sense amplifier capable of high speed operation with low power consumption
US6215690B1 (en) Semiconductor memory devices having shared data line contacts
US20230078117A1 (en) Apparatuses including and methods for memory subword driver circuits with reduced gate induced drain leakage
JP2004079843A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination