CN114823909A - 一种利用分割技术的高维持电压的ldmos-scr器件结构 - Google Patents
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- 230000011218 segmentation Effects 0.000 title abstract description 6
- 238000012423 maintenance Methods 0.000 title abstract description 3
- 230000003071 parasitic effect Effects 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 239000013078 crystal Substances 0.000 claims description 2
- 238000013461 design Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 7
- 230000015556 catabolic process Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000009024 positive feedback mechanism Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000012360 testing method Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000005192 partition Methods 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 230000007488 abnormal function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
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Abstract
本发明属于集成电路的静电泄放保护电路的设计领域，特别涉及一种利用分割技术的高维持电压的LDMOS‑SCR器件结构，包括p型硅衬底；p型硅衬底上形成n型的埋层区；n型的埋层区上从左到右分别形成一个p型深阱区、一个n型深阱区，且n型深阱区邻接所述p型深阱区；n型深阱区内从左到右依次设有n型的重掺杂区、p型的重掺杂区且所述n型的重掺杂区和p型的重掺杂区与阳极相连；p型深阱区内由从前到后交错设置的多个p型的重掺杂区和n型的重掺杂区，p型的重掺杂区和n型的重掺杂区与阴极连接；本发明阴极的p型重掺杂区和n型重掺杂区为分割块，可以显著提升寄生的pnp晶体管的电流，减弱电导调制效应，从而大幅提升维持电压。
Description
技术领域
本发明属于集成电路的静电泄放(Electro-Static discharg，简称ESD)保护电路的设计领域，特别涉及一种利用分割技术的高维持电压的横向扩散金属氧化物半导体(Laterally Diffused Metal Oxide Semicondutor简称LDMOS)-半导体控制整流器(Semiconductor Control Rectifier简称SCR)器件结构。
背景技术
静电放电(ESD)是指有限的电荷通过不同物体的接触和分离过程在两个不同电势的物体之间转移的事件，如此快速的放电过程会瞬时产生极高的电压及电流脉冲。高电压产生的高电场会导致电路内部器件的绝缘层击穿，引起漏电增加，甚至电路功能异常。瞬态大电流产生的局部热量会导致半导体材料、金属或者半导体结烧毁，引发短路、阻抗增大等问题。静电放电是造成大多数的电子元件或电子系统受到过度电性应力破坏的主要因素，该可靠性问题也是国产集成电路的短板。
在提供ESD保护方案时，我们常常引入ESD设计窗口的概念。ESD设计窗口要求ESD保护器件的工作电压应至少大于IC电路的工作电压VDD的1.1倍，即一般下限为VDD需加上10％的电压余量。ESD保护器件的击穿电压上限需要小于IC电路的击穿失效电压，也需要保留10％的设计余量。同时，其维持电压应高于IC电路的工作电压VDD，避免发生闩锁效应。
随着快速发展高压集成电路，例如汽车电子、电源管理芯片、模拟开关芯片和驱动芯片等，高压集成电路的静电保护的有效性和鲁棒性成为了极具挑战的问题。LDMOS晶体管广泛用于高压集成电路，但是它由于克尔克效应导致的不均匀导通，使得其静电鲁棒性极低。通常采用在LDMOS器件结构中嵌入一个寄生SCR来提升静电鲁棒性，该器件被称为LDMOS-SCR(Laterally Diffused Metal Oxide Semicondutor-Semiconductor ControlRectifier)，其器件结构和等效电路图如图1(a)所示，器件版图如图1(b)所示。该器件结构包括：
p型硅衬底110；
所述衬底110上形成阱区所述阱区包括一个n型深阱区130和一个p型深阱区120，且所述阱区130邻接所述阱区120；
所述n型阱区130内设有n型的重掺杂区131，p型的重掺杂区132和n型的重掺杂区133，且所述区域132和133与阳极相连；
所述p型阱区120内设有p型的重掺杂区121和n型的重掺杂区122，且所述区域121和122与阴极相连；
所述n型重掺杂区131右边D1的距离处的硅表面上有一个栅氧化层区210，且该氧化层区210通过多晶电阻Rpoly与阴极相连。
该LDMOS-SCR器件是由一个寄生的pnp晶体管(简称Qpnp)和一个寄生的npn晶体管(简称Qnpn)以及一个多晶硅栅构成。其中，p型重掺杂区132、n型深阱区130、p型深阱区120和p型重掺杂区121构成一个pnp晶体管；n型重掺杂区122、p型深阱区120、n型深阱区130和n型重掺杂区131以及133构成一个npn晶体管，Rn1为n型深阱区130电阻，Rp1为p型深阱区120电阻，多晶硅栅区210通过多晶电阻Rpoly接阴极。当ESD事件来临时，寄生npn管的集电结n型深阱区和p型深阱区反偏。当该反偏电压大于该pn结的雪崩击穿电压，该pn结产生大量的电子空穴对，空穴流过p型深阱区120的电流在Rp1上产生压降，使n型重掺杂区122和p型深阱区120形成的pn结正偏，即寄生npn管的发射结正偏。随着npn管开启，npn管的集电极电流流过n型深阱区130电阻Rn1，使p型重掺杂区132和n型深阱区130形成的pn结正偏，即pnp管中的发射结正偏，使pnp管开启。之后，npn管的集电极电流为pnp管提供基极电流，且pnp管的集电极电流为npn管提供基极电流，寄生npn管与pnp管之间建立正反馈机制即pnpn路径，LDMOS-SCR完全导通时以pnpn路径为主，发生电导调制进入滞回区泄放静电电流。
LDMOS-SCR器件由于掺杂浓度较低的深n阱和深p阱，其电导调制效应明显，维持电压一般在5V左右，当LDMOS-SCR器件用于保护电源电压大于5V的高压集成电路时，极易发生强烈的闩锁效应，引起高压集成电路烧毁。因此，提高LDMOS-SCR器件的维持电压是LDMOS-SCR器件对高压集成电路提供有效静电防护的研究难点和重点。
发明内容
为了进一步提高LDMOS-SCR器件的维持电压，本发明提供一种利用分割技术的高维持电压的LDMOS-SCR器件结构，该结构包括：
p型硅衬底110；
所述p型硅衬底110上形成n型的埋层区140；
所述n型的埋层区140上从左到右分别形成一个p型深阱区120、一个n型深阱区130，且所述n型深阱区130邻接所述p型深阱区120；
所述n型深阱区130内从左到右依次设有第二n型的重掺杂区131、第二p型的重掺杂区132且所述第二n型的重掺杂区131和第二p型的重掺杂区132与阳极相连；
所述p型深阱区120内由从前到后交错设置的多个第一p型的重掺杂区121和第一n型的重掺杂区122，第一p型的重掺杂区121和第一n型的重掺杂区122与阴极连接。
进一步的，p型深阱区120上交错设置的多个第一p型的重掺杂区121和第一n型的重掺杂区122的左侧，n型深阱区130上的第二p型重掺杂区132的右侧，以及p型深阱区120上交错设置的多个第一p型的重掺杂区121和第一n型的重掺杂区122与n型深阱区130上的第二n型的重掺杂区131之间通过氧化层(如图2中FOX结构)分隔。
进一步的，p型深阱区120上交错设置的多个第一p型的重掺杂区121和第一n型的重掺杂区122的右侧，以及p型深阱区120上交错设置的多个第一p型的重掺杂区121和第二n型的重掺杂区122与n型深阱区130上的第二n型重掺杂区131之间的氧化层(图中FOX结构)的部分表面，均设置有多晶硅栅区210，多晶硅栅区210通过多晶电阻Rpoly(图2中电阻Rpoly)接阴极。
进一步的，多晶硅栅区210与n型深阱区130上的第二n型的重掺杂区131之间距离(该距离即为图2中D1)为3μm。
进一步的，n型深阱区130以及设置在n型深阱区130上的第二p型重掺杂区132，p型深阱区120以及设置在p型深阱区120上的多个第一p型重掺杂区121构成寄生的pnp晶体管。
进一步的，p型深阱区120以及设置在p型深阱区120上的多个第一n型重掺杂区122，n型深阱区130以及设置在n型深阱区130上的第二n型重掺杂区131构成寄生的npn晶体管。
进一步的，寄生的pnp晶体管的发射极为设置在n型深阱区130上的第二p型重掺杂区132，基极为n型深阱区130，集电极为p型深阱区120；寄生的npn晶的发射极为设置在p型深阱区120上的第一n型重掺杂区122，基极为p型深阱区120，集电极为n型深阱区130。
进一步的，寄生的pnp晶体管的基极与寄生的npn晶体管的集电极连接、集电极与寄生的npn晶体管的基极连接。
本发明结构通过内部结构设计和版图优化，在降低触发电压的同时，通过版图上分割n型源极和p型衬底的拓扑结构可以实现很高的维持电压。在ESD事件发生时，与基本LDMOS-SCR器件结构相比，雪崩击穿发生在较高掺杂的n型埋层和深p阱之间而不再是深n阱和p阱之间，使得不分割型LDMOS-SCR和分割型LDMOS-SCR的击穿电压降低。不同于基本LDMOS-SCR器件的p型重掺杂区域插入漏极n型重掺杂区域中间，不分割型LDMOS-SCR和分割型LDMOS-SCR的p型重掺杂区域插入漏极n型重掺杂区域的右侧，可以减弱正反馈机制而提高维持电压。同时，分割型LDMOS-SCR的n型源极和p型衬底在版图上对n型源极和p型衬底进行1比1的比例分割，使得电导调制效应引起的正反馈机制进一步减弱而维持电压继续提升，可以显著提升寄生的pnp晶体管的电流，减弱电导调制效应，从而大幅提升维持电压。
附图说明
图1为基本LDMOS-SCR器件结构示意图，其中图(a)为等效电路示意图，图(b)为版图示意图；
图2为本发明提出的一种利用分割技术的高维持电压LDMOS-SCR器件结构示意图，其中图(a)为等效电路示意图，图(b)及版图示意图；
图3为本发明与基本LDMOS-SCR、不分割型LDMOS-SCR和分割型LDMOS-SCR的TLP的测试结果；
图4为本发明与基本LDMOS-SCR、不分割型LDMOS-SCR和分割型LDMOS-SCR的TLP的测试结果的局部放大图；
其中，110、P型硅衬底；120、p型深阱区；121、第一p型的重掺杂区；122、第一n型的重掺杂区；130、n型深阱区；131、第二n型的重掺杂区；132、第二p型的重掺杂区；133、第二n型的重掺杂区；140、n型的埋层区；210、栅氧化层区；Rpoly、多晶电阻；Rn1、n型深阱区的电阻；Rp1、p型深阱区的电阻。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种利用分割技术的高维持电压的LDMOS-SCR器件结构，该结构包括一个寄生的pnp晶体管(Qpnp)、一个寄生的npn晶体管(Qnpn)以及一个多晶硅栅，寄生的pnp晶体管包括第二p型重掺杂区132、n型深阱区130、p型深阱区120和多个分割块第一p型重掺杂区121；寄生的npn晶体管包括多个分割块第一n型重掺杂区122、p型深阱区120、n型深阱区130、第二n型重掺杂区131，多晶硅栅包括多晶硅栅区210；多个分割块第一p型重掺杂区121和多个分割块第一n型重掺杂区122交错设置。
本发明的一优选实施例如图2所示，分割型LDMOS-SCR器件结构和等效电路图如图2(a)所示，分割型LDMOS-SCR器件版图如图2(b)所示，其分割型LDMOS-SCR结构包括：
p型硅衬底110；
所述p型硅衬底110上形成n型的埋层区140；
所述n型的埋层区140上形成阱区，所述阱区包括一个n型深阱区130和一个p型深阱区120，且所述n型深阱区130邻接所述p型深阱区120；
所述n型深阱区130内设有第二n型的重掺杂区131和第二p型的重掺杂区132，且所述n型的重掺杂区131和p型的重掺杂区132与阳极相连；
所述p型深阱区120内设有第一p型的重掺杂区121和第一n型的重掺杂区122，版图上按照1:1的比例分割，且所述多个分割块第一p型的重掺杂区121和多个分割块第二n型的重掺杂区122与阴极相连；
所述第二n型的重掺杂区131右边D1(一般D1＝3μm)的距离处的硅表面上有一个栅氧化层区210，且该氧化层区210通过多晶电阻Rpoly与阴极相连。
在本实施例中，分割型LDMOS-SCR器件是由一个寄生的pnp晶体管和一个寄生的npn晶体管以及一个多晶硅栅构成。其中，第二p型重掺杂区132、n型深阱区130、p型深阱区120和多个分割块第一p型重掺杂区121构成一个pnp晶体管；多个分割块第一n型重掺杂区122、p型深阱区120、n型深阱区130以及第二n型重掺杂区131构成一个npn晶体管，Rn1为n型深阱区130电阻，Rp1为p型深阱区120电阻，多晶硅栅区210通过多晶电阻Rpoly接阴极，本实施例中，第一p型重掺杂区121和第一n型重掺杂区122设置在p型深阱区120中，第二n型重掺杂区和第二p型重掺杂区设置在n型深阱区130中。
当ESD事件来临时，寄生npn管的集电结n型埋层区和p型深阱区反偏；当该反偏电压大于该pn结的雪崩击穿电压，该pn结产生大量的电子空穴对，空穴流过p型深阱区120的电流在Rp1上产生压降，使第一n型重掺杂区122和p型深阱区120形成的pn结正偏，即寄生npn管的发射结正偏；随着npn管开启，npn管的集电极电流流过n型深阱区130电阻Rn1，使第二p型重掺杂区132和n型深阱区130形成的pn结正偏，即pnp管中的发射结正偏，使pnp管开启；之后，npn管的集电极电流为pnp管提供基极电流，且pnp管的集电极电流为npn管提供基极电流，寄生npn管与pnp管之间建立正反馈机制即pnpn路径，由于分割拓扑结构寄生pnp路径距离更近，分割型LDMOS-SCR完全导通时pnp路径电流占比增加，发生电导调制进入滞回区泄放静电电流。
图3～4为基本LDMOS-SCR、不分割型LDMOS-SCR和分割型LDMOS-SCR器件结构的传输线脉冲测试仪(transmission line pulsing简称TLP)的测试结果和测试结果的局部放大图。由于n型埋层区的掺杂浓度高于n型深阱区的掺杂浓度，相比基本LDMOS-SCR的击穿为n型深阱区和p型深阱区之间，不分割型LDMOS-SCR器件和分割型LDMOS-SCR器件的击穿电压由n型埋层区和p型深阱区的结雪崩击穿电压决定，其击穿电压从50V降低为37V，不会超过设计窗口上限且满足30V工作电压要求，能更好的保护电路。不分割型LDMOS-SCR将P型重掺杂区132放在漏极n型重掺杂区131的右侧，使得距离较近的寄生npn路径占优，减弱pnpn路径的正反馈机制，让其维持电压从5V增加为15V。为了进一步提升不分割型LDMOS-SCR的维持电压，将其p型的重掺杂区121和n型的重掺杂区122，在版图上按照1:1的比例分割，即分割型LDMOS-SCR器件。这使得相比不分割型LDMOS-SCR，其pnp路径继续占优，而pnpn路径电流占比进一步下降，从而使其维持电压增加至20V。
以上所举实施例，对本发明的目的、技术方案和优点进行了进一步的详细说明，所应理解的是，以上所举实施例仅为本发明的优选实施方式而已，并不用以限制本发明，凡在本发明的精神和原则之内对本发明所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种利用分割技术的高维持电压的LDMOS-SCR器件结构，其特征在于，该结构包括：
p型硅衬底；
所述p型硅衬底上形成n型的埋层区；
所述n型的埋层区上从左到右分别形成一个p型深阱区、一个n型深阱区，且所述n型深阱区邻接所述p型深阱区；
所述n型深阱区内从左到右依次设有第二n型的重掺杂区、第二p型的重掺杂区且所述第二n型的重掺杂区和第二p型的重掺杂区与阳极相连；
所述p型深阱区内由从前到后交错设置的多个第一p型的重掺杂区和第一n型的重掺杂区，第一p型的重掺杂区和第一n型的重掺杂区与阴极连接。
2.根据权利要求1所述的一种利用分割技术的高维持电压的LDMOS-SCR器件结构，其特征在于，p型深阱区上交错设置的多个第一p型的重掺杂区和第一n型的重掺杂区的左侧，n型深阱区上的第二p型重掺杂区的右侧，以及p型深阱区上交错设置的多个第一p型的重掺杂区和第一n型的重掺杂区与n型深阱区上的第二n型的重掺杂区之间通过氧化层分隔。
3.根据权利要求2所述的一种利用分割技术的高维持电压的LDMOS-SCR器件结构，其特征在于，p型深阱区上交错设置的多个第一p型的重掺杂区和第一n型的重掺杂区的右侧，以及p型深阱区上交错设置的多个第一p型的重掺杂区和第一n型的重掺杂区与n型深阱区上的第二n型重掺杂区之间的氧化层的部分表面，均设置有多晶硅栅区，多晶硅栅区通过多晶电阻Rpoly接阴极。
4.根据权利要求3所述的一种利用分割技术的高维持电压的LDMOS-SCR器件结构，其特征在于，多晶硅栅区与n型深阱区上的第二n型的重掺杂区之间距离为3μm。
5.根据权利要求1所述的一种利用分割技术的高维持电压的LDMOS-SCR器件结构，其特征在于，n型深阱区以及设置在n型深阱区上的第二p型重掺杂区，p型深阱区以及设置在p型深阱区上的多个第一p型重掺杂区构成寄生的pnp晶体管。
6.根据权利要求5所述的一种利用分割技术的高维持电压的LDMOS-SCR器件结构，其特征在于，p型深阱区以及设置在p型深阱区上的多个第一n型重掺杂区，n型深阱区以及设置在n型深阱区上的第二n型重掺杂区构成寄生的npn晶体管。
7.根据权利要求6所述的一种利用分割技术的高维持电压的LDMOS-SCR器件结构，其特征在于，寄生的pnp晶体管的发射极为设置在n型深阱区上的第二p型重掺杂区，基极为n型深阱区，集电极为p型的阱区；寄生的npn晶的发射极为设置在p型深阱区上的第一n型重掺杂区，基极为p型深阱区，集电极为n型深阱区。
8.根据权利要求7所述的一种利用分割技术的高维持电压的LDMOS-SCR器件结构，其特征在于，寄生的pnp晶体管的基极与寄生的npn晶体管的集电极连接、集电极与寄生的npn晶体管的基极连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| CN114823909A true CN114823909A (zh) | 2022-07-29 |
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| CN202210394899.4A Active CN114823909B (zh) | 2022-04-15 | 2022-04-15 | 一种利用分割技术的高维持电压的ldmos-scr器件结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114823909B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
| CN114823909B (zh) | 2023-11-03 |
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