CN114823861A - 一种漏区自对准垂直沟道mos集成电路单元结构及其实现方法 - Google Patents
一种漏区自对准垂直沟道mos集成电路单元结构及其实现方法 Download PDFInfo
- Publication number
- CN114823861A CN114823861A CN202210393557.0A CN202210393557A CN114823861A CN 114823861 A CN114823861 A CN 114823861A CN 202210393557 A CN202210393557 A CN 202210393557A CN 114823861 A CN114823861 A CN 114823861A
- Authority
- CN
- China
- Prior art keywords
- region
- heavily doped
- drain region
- gate
- metal electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 62
- 239000004065 semiconductor Substances 0.000 claims description 96
- 229910052751 metal Inorganic materials 0.000 claims description 75
- 239000002184 metal Substances 0.000 claims description 75
- 239000010410 layer Substances 0.000 claims description 65
- 239000000463 material Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 30
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 12
- 239000013078 crystal Substances 0.000 claims description 12
- 239000000126 substance Substances 0.000 claims description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims description 2
- 239000002346 layers by function Substances 0.000 claims description 2
- WSNMPAVSZJSIMT-UHFFFAOYSA-N COc1c(C)c2COC(=O)c2c(O)c1CC(O)C1(C)CCC(=O)O1 Chemical compound COc1c(C)c2COC(=O)c2c(O)c1CC(O)C1(C)CCC(=O)O1 WSNMPAVSZJSIMT-UHFFFAOYSA-N 0.000 claims 1
- DGJPPCSCQOIWCP-UHFFFAOYSA-N cadmium mercury Chemical compound [Cd].[Hg] DGJPPCSCQOIWCP-UHFFFAOYSA-N 0.000 claims 1
- 238000007517 polishing process Methods 0.000 claims 1
- 229910052714 tellurium Inorganic materials 0.000 claims 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 41
- 238000005530 etching Methods 0.000 abstract description 16
- 238000000206 photolithography Methods 0.000 abstract description 14
- 238000005516 engineering process Methods 0.000 abstract description 12
- 230000010354 integration Effects 0.000 abstract description 5
- 238000004377 microelectronic Methods 0.000 abstract description 2
- 229910052785 arsenic Inorganic materials 0.000 description 12
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002135 nanosheet Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910000661 Mercury cadmium telluride Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及微电子技术和集成电路技术，尤其涉及一种自对准MOSFET结构及其制造方法。基于此前提出的源级自对准垂直沟道MOS集成电路单元及其实现方法，为了进一步提高集成度，本发明提出了一种新型的漏级自对准垂直沟道MOS集成电路单元结构及其实现方法。利用栅极环绕的区域和栅极顶部氧化层作为掩膜，实现漏电极沟槽自对准刻蚀，减少了光刻次数和多次套刻带来的误差，提高了集成电路的集成度，降低了制作工艺的难度和成本。
Description
技术领域
本发明涉及微电子技术和集成电路技术，尤其涉及一种漏区自对准MOSFET 结构及其制造方法。
背景技术
随着集成电路产业的不断发展，晶体管的沟道长度Lch(特征尺寸)遵循着摩尔定律[1]的脚步，每18～24个月缩小一倍。在此过程中，短沟道效应[2](SCE) 一直是阻碍芯片特征尺寸缩小的重要因素。根据按比例缩小法则[3]，器件的特征尺寸每缩小κ倍，器件的其他各种横向和纵向尺寸(例如栅介质层厚度，源漏区结深)和电压均缩小κ倍，而掺杂浓度增加κ倍。在特征尺寸缩小至22nm时，传统的平面MOSFET出现了严重的短沟道效应，Intel公司率先引入鳍式场效应晶体管(FinFET)结构[4]。FinFET是由加州大学伯克利分校的胡正明教授发表论文提出[5]。其主要特点是沟道区域是一个被栅极包裹的鳍状半导体。FinFET是三栅器件，其采用了全耗尽方法来抑制DIBL效应的影响，栅极对沟道的控制力大大加强，使得器件的特征尺寸能继续缩小。在Intel之后，三星、台积电等制造商陆续选择了使用FinFET结构替代传统平面MOSFET结构。目前7nm工艺[6]早已实现量产，台积电5nm节点工艺[7]也在近期量产，各大厂商正处于研发3nm 节点工艺[7]技术阶段。
随着晶体管尺度向5nm甚至3nm迈进，FinFET本身的尺寸已经缩小至极限。无论是鳍片距离的缩小，短沟道效应，还是漏电和材料极限都遇到了困难。全环栅场效应晶体管(GAAFET)技术在FinFET的基础上被提出[9]。该技术是将栅极三面包裹沟道拓展为栅极四面包裹沟道，并且可以由多个横向的“半导体纳米片[10]”或“半导体纳米线[10]”堆叠，组成一个晶体管。四面包裹的栅极增加了沟道的数量和对沟道的控制力，多个纳米片也增加了单个晶体管的电流驱动能力。此外有报道称[12]，纵向结构的GAAFET有比横向结构的GAAFET更优秀的缩放能力。GAAFET将成为FinFET之后，集成电路基础结构的候选者。三星也宣布将在3nm工艺节点引入横向GAAFET技术[13]。
在本专利提出之前，已有的基于FinFET的传统CMOS基本单元对于纵向维度的开发与利用仍然不够，在同等制程下，专利号为CN201911306288.4的中国发明专利：一种新型互补MOS集成电路基本单元[14]所提出的新型CMOS基本单元，该器件的四面沟道均可导电，相比于FinFET基本单元，具有更高的电流密度，性能更好。在此基础上，专利号为CN202110249557.9的中国发明专利：一种源区自对准垂直沟道MOS集成电路单元及其实现方法，改良了文献[14]的器件结构和制造工艺，由于更多地利用纵向空间，通过源区自对准特殊工艺，免去了器件表面开孔的面积占用，每个器件在平面维度上几乎只占用了源栅漏金属电极的有效区域，而不需要多余的面积占用，集成度大大提高。
本发明在以上两个专利的基础上，改良了发明的器件结构和制造工艺，提出了一种漏级自对准工艺，进一步利用器件的纵向空间，免去了器件表面开孔的面积占用，也减少了工艺步骤和工艺复杂度。
参考文献
[1].Moore G E.Cramming more components onto integrated circuits[J].Proceedings of the IEEE,1998,86(1):82-85.
[2].D’Agostino F,Quercia D.Short-channel effects in MOSFETs[J].Introduction to VLSI design(EECS 467),2000,70:71-72.
[3].Dennard R H,Gaensslen F H,Yu H N,et al.Design of ion-implantedMOSFET’s with very small physical dimensions[J].IEEE Journal of solid-statecircuits,1974, 9(5):256-268.
[4].Jan C H,Bhattacharya U,Brain R,et al.A 22nm SoC platformtechnology featuring 3-D tri-gate and high-k/metal gate,optimized for ultralow power,high performance and high densitySoC applications[C].2012International Electron Devices Meeting,2012:3-1.
[5].Chenming Hu,Lee W.C.,Kedzierski J.,etc.FinFET-a self-aligneddouble-gate MOSFET scalable to 20nm[J].IEEE Transactions on Electron Devices,2000, 47(12):2320-2325.
[6].Xie R,Montanini P,Akarvardar K,et al.A 7nm FinFET technologyfeaturing EUV patterning and dual strained high mobility channels[C]//2016IEEE international electron devices meeting(IEDM).IEEE,2016:2.7.1-2.7.4.
[7].Liu J,Mukhopadhyay S,Kundu A,et al.A Reliability Enhanced 5nmCMOS Technology Featuring 5th Generation FinFET with Fully-Developed EUV andHigh Mobility Channel for Mobile SoC and High Performance ComputingApplication[C].2020IEEE International Electron Devices Meeting(IEDM),2020: 9-2.
[8].Thirunavukkarasu V,Jhan Y R,Liu Y B,et al.Performance ofinversion, accumulation,and junctionless mode n-type and p-type bulk siliconFinFETs with 3-nm gate length[J].IEEE Electron Device Letters,2015,36(7):645-647.
[9].Colinge J P,Gao M H,Romano A,et al.Silicon-on-insulator'gate-all-around'MOS device[C].1990IEEE SOS/SOI Technology Conference.Proceedings.IEEE,1990: 137-138.
[10].Weckx P,Ryckaert J,Putcha V,et al.Stacked nanosheet forkarchitecture for SRAM design and device co-optimization toward 3nm[C].2017IEEE International Electron Devices Meeting(IEDM).IEEE,2017:20.5.1-20.5.4.
[11].Auth C P,Plummer J D.Scaling theory for cylindrical,fully-depleted, surrounding-gate MOSFET's[J].IEEE Electron Device Letters,1997,18(2):74-76.
[12].Yakimets D,Bao T H,Bardon M G,et al.Lateral versus verticalgate-all-around FETs for beyond 7nm technologies[C].72nd Device ResearchConference.IEEE, 2014:133-134.
[13].Bae G,Bae D I,Kang M,et al.3nm GAA technology featuring multi-bridge-channel FET for low power and high performance applications[C].2018IEEE International Electron Devices Meeting(IEDM).IEEE,2018:28.7. 1-28.7.4.
[14].李平，廖永波，胡兆晞等.一种新型互补MOS集成电路基本单元[P].中国，发明专利，申请号：CN201911306288.4.2019年11月30日.
[15].李平，胡兆晞，廖永波等.一种源区自对准垂直沟道MOS集成电路单元及其实现方法[P].中国，发明专利，申请号：CN202110249557.9.2021年3月8日.
发明内容
本发明所要解决的技术问题是：提供一种新型垂直沟道MOS基本单元结构，以其特殊的漏区自对准工艺制造，实现在大规模集成电路应用中集成度的显著提高。
本发明提出一种漏区自对准垂直沟道MOS集成电路单元结构及其实现方法；该集成电路单元为多层结构，包括：由下至上依次为：半导体衬底或阱(100)、重掺杂漏区(101)、轻掺杂漏区(102)、沟道半导体区(103)、重掺杂源区(104)，和额外设置的栅介质层(105)、栅极(106)、栅极顶部氧化层(107)、漏金属电极(108)、栅金属电极(109)、源金属电极(110)、场氧化层(200)、表面氧化层(201)。
所述半导体衬底或阱(100)在最底部，重掺杂漏区(101)嵌入半导体衬底或阱(100)中，重掺杂漏区(101)的上表面与半导体衬底或阱(100)的上表面平齐，重掺杂漏区(101)的下表面和侧壁被半导体衬底或阱(100)环绕。
所述轻掺杂漏区(102)位于重掺杂漏区(101)上方，半导体沟道区(103) 位于轻掺杂漏区(102)上方，重掺杂源区(104)在半导体沟道区(103)上方，轻掺杂漏区(102)、半导体沟道区(103)和重掺杂源区(104)的四个侧面平齐，且它们的侧面与重掺杂漏区(101)平齐。
所述栅极(106)在水平方向上由两个共边的矩形结构(矩形结构一和矩形结构二)组成，每个矩形结构在垂直方向上都将轻掺杂漏区(102)、沟道半导体区(103)和重掺杂源区(104)包围，且栅极(106)的上表面与重掺杂源区(104) 的上表面平齐，栅极(106)的下表面低于重掺杂漏区(101)的上表面，栅极(106) 的侧壁是倾斜的，越靠近栅极(106)的上表面，其两侧壁之间的距离越宽，在栅极(106)与相邻功能层之间，设置有一层栅介质层(105)作为隔离，在栅极 (106)的上方设置有栅极顶部氧化层(107)，其侧壁是倾斜的，下表面与栅极 (106)的上表面和栅介质层(105)宽度(两侧)之和相同，栅极顶部氧化层(107) 的上表面宽度略大于下表面宽度。
所述栅金属电极(109)位于栅极(106)矩形结构一中一条边的上方，栅金属电极(109)嵌入栅极顶部氧化层(107)之中，栅金属电极(109)的下表面与栅极(106)的上表面接触，栅金属电极(109)的上表面与栅极顶部氧化层(107) 平齐。
所述源金属电极(110)位于栅极(107)矩形结构一所环绕的那部分重掺杂源区(104)上方，其上表面与栅极顶部氧化层(107)的上表面平齐，下表面与重掺杂源区(104)的上表面接触，源金属电极(110)左右两侧壁与栅极顶部氧化层(107)接触。
所述漏金属电极(108)被栅极(106)矩形结构二所环绕，漏金属电极的上表面与栅极顶部氧化层(107)的上表面平齐，下表面低于重掺杂漏区(101)的上表面，漏金属电极(108)的侧壁是倾斜的，越靠近漏金属电极的上表面，其两侧壁之间的距离越大，在漏金属电极(108)栅极(106)之间夹有少部分轻掺杂漏区(102)、沟道半导体区(103)和重掺杂源区(104)。
所述场氧化层(200)的下表面与轻掺杂漏区(102)的下表面平齐，上表面与栅极顶部氧化层(107)的上表面平齐，场氧化层(200)的侧壁将轻掺杂漏区 (102)、沟道半导体区(103)、重掺杂源区(104)的侧壁从四面包围。
所述表面氧化层(201)的下表面与重掺杂源区(104)的上表面齐平，其上表面与栅极顶部氧化层(107)的上表面、漏金属电极(108)、栅金属电极(109)、源金属电极(110)的上表面齐平。
为了进一步抑制短沟道效应，可在沟道半导体区(103)和重掺杂源区(104) 之间增加一层轻掺杂源区(111)。
进一步的，所述半导体衬底或阱(100)、重掺杂漏区(101)、沟道半导体区 (103)材料为单晶Si、单晶SiC或单晶GaN等半导体材料。
进一步的，当半导体衬底或阱(100)、重掺杂漏区(101)、沟道半导体区(103) 为单晶Si时，所述轻掺杂漏区(102)、轻掺杂源区(111)为赝晶SiGe半导体材料；当半导体衬底或阱(100)、重掺杂漏区(101)、沟道半导体区(103)为单晶SiC或单晶GaN时，所述轻掺杂漏区(102)、轻掺杂源区(111)为赝晶Si半导体材料。在NMOS管中，轻掺杂漏区(102)和轻掺杂源区(111)中使用赝晶材料可以在沟道半导体(103)中引入应力，增加载流子的迁移率。在PMOS 管中，沟道半导体区(103)使用赝晶SiGe材料可以增加载流子迁移率。
进一步的，当半导体衬底或阱(100)、重掺杂漏区(101)、沟道半导体区(103) 为单晶Si时，所述重掺杂源区(104)为多晶Ge、多晶SiGe、多晶TWS(碲镉汞)、多晶InP、多晶InSb等窄禁带半导体多晶材料，或上述材料的组合；当半导体衬底或阱(100)、重掺杂漏区(101)、沟道半导体区(103)为单晶SiC或单晶GaN时,所述重掺杂源区(104)为多晶Si半导体材料。在将栅极(106) 表面氧化以制作栅极顶部氧化层(107)时，可能导致栅极(106)的上表面高度下降。若重掺杂源区(104)厚度较薄，则栅极(106)的上表面可能低于沟道半导体区(103)的上表面，也即栅极(106)无法完全覆盖沟道半导体区(103)。因此在重掺杂源区(104)中使用多晶材料，可以制作较厚的重掺杂源区(104)，确保栅极(106)能完全覆盖沟道半导体区(103)。
进一步的，所述栅极(106)为多晶Si、金属或金属硅化物。
进一步的，当栅极(106)为多晶Si或金属硅化物材料时，所述栅极顶部氧化层(107)为热氧化生长的SiO2。
进一步的，当栅极(106)为金属材料时，所述栅极顶部氧化层(107)为由 LPCVD工艺淀积生长的SiO2。
本发明利用漏区自对准技术，免去了漏级区域在半导体表面开孔的面积占用，减少了工艺步骤和工艺复杂度；传统MOS管开孔所需面积常大于5λ2(λ为最小光刻精度)，本发明所采用的漏区自对准技术可以将漏级面积减少至λ2，提高集成电路的集成度，并且工艺步骤简单易实现，成品率高。利用氮化硅作为牺牲层掩膜，进行栅极图形光刻，以实现漏区自对准，既减少了光刻次数，又避免了因光刻套刻精度产生的误差，这在纳米级工艺中尤为重要。
本发明的有益效果是：
1)漏区自对准技术可以避免多次光刻带来的套刻精度误差，大大减小纳米级晶体管制造工艺的复杂度；
2)漏区自对准技术减少光刻次数，降低制造成本；
附图说明
图1为本发明的一种漏区自对准垂直沟道MOS集成电路单元器件的立体示意图
图2为本发明的另一种漏区自对准垂直沟道MOS集成电路单元器件的立体示意图
图3为实施例1中器件制作流程的第一步，通过外延在半导体衬底或阱(100) 上生长多层半导体结构的剖面示意图
图4为实施例1中器件制作流程的第二步，在外延结构表面生长Si3N4绝缘掩蔽层(202)的剖面示意图
图5为实施例1中器件制作流程的第三步，通过光刻和刻蚀，在半导体表面刻蚀多个沟槽的剖面示意图
图6为实施例1中器件制作流程的第三步，通过光刻和刻蚀，在半导体表面刻蚀多个沟槽的俯视示意图
图7为实施例1中器件制作流程的第四步，在沟槽内氧化或淀积SiO2的剖面示意图
图8为实施例1中器件制作流程的第五步，在沟槽内填充多晶硅的剖面示意图
图9为实施例1中器件制作流程的第六步，在硅片表面做化学机械抛光并刻蚀掉部分多晶硅后的剖面示意图
图10为实施例1中器件制作流程的第七步，将多晶硅氧化或在沟槽表面生长SiO2的剖面示意图
图11为实施例1中器件制作流程的第八步，去除半导体表面覆盖的Si3N4后的剖面示意图
图12为实施例1中器件制作流程的第九步，通过光刻和刻蚀制作漏金属电级沟槽的剖面示意图
图13为实施例1中器件制作流程的第十步，向漏金属电极沟槽内填充金属电极材料的剖面示意图
图14为实施例1中器件制作流程的第十一步，将半导体表面的光刻胶以及其上覆盖的多余的金属一并去除，自对准的漏区电极制作完成
图15为实施例1中器件制作完成后的剖面示意图
图16为实施例2中器件制作流程的第四步，在沟槽内淀积HfO2的剖面示意图
图17为实施例2中器件制作流程的第五步，在沟槽内填充金属的剖面示意图
图18为实施例2中器件制作流程的第六步，在硅片表面做化学机械抛光并刻蚀掉部分金属的剖面示意图
图19为实施例2中器件制作流程的第七步，在沟槽表面淀积SiO2的剖面示意图
图20为实施例2中器件制作流程的第八步，去除半导体表面覆盖的Si3N4后的剖面示意图
图21为实施例2中器件制作流程的第九步，通过光刻和刻蚀制作漏金属电极沟槽的剖面示意图
图22为实施例2中器件制作流程的第十步，向漏金属电极沟槽内填充金属电极材料的剖面示意图
图23为实施例2中器件制作流程的第十一步，将半导体表面的光刻胶以及其上覆盖的多余的金属一并去除，自对准的漏金属电极制作完成
图24为实施例2中器件制作完成后的剖面示意图
图25为实施例3中器件制作完成后的剖面示意图
图26为实施例3中器件制作完成后的剖面与俯视对照示意图
具体实施方式
为了使本发明阐释的更清楚，以下结合附图和实施例，对本发明进行进一步的详细说明。以下实施例与附图仅用于示例性说明，不能理解为本专利的限制。例如，以下实施例中给出的半导体掺杂浓度和掺杂元素仅为简单、清楚地展示实现本发明的一种方式。
实施例1：一种漏区自对准垂直沟道MOS集成电路基本单元结构及其实现方法
参见图1、图3～图15
图1系本发明内容所述的一种新型漏级自对准纵向MOS晶体管。为更清晰展示本发明的晶体管内部构造，本实施例其三维立体结构的剖面示意图，如图1 所示。
图1中一种漏区自对准MOS集成电路基本单元的器件制作流程如下：
第一步：参见图3，在半导体衬底或阱(100)上通过光刻遮盖部分区域，并在未遮盖部分生长场氧化层(200)；然后在半导体衬底或阱(100)中使用离子注入工艺进行掺杂，制作重掺杂漏区(101)；之后使用VLPCVD(超低压化学气相沉积)工艺按照顺序外延轻掺杂漏区(102)、沟道半导体区(103)和重掺杂源区(104)。其中，轻掺杂漏区(102)、沟道半导体区(103)和重掺杂源区 (104)在生长的同时实现自掺杂。
在制作NMOS器件时，半导体衬底或阱(100)材料为P型单晶Si，掺杂元素为硼，掺杂浓度为1e18cm-3；重掺杂漏区(101)材料为N+单晶Si，掺杂元素为砷，掺杂浓度1e20cm-3；轻掺杂漏区(102)材料为N-赝晶SiGe，掺杂元素为砷，掺杂浓度1e16cm-3；沟道半导体区(103)材料为P+单晶Si，掺杂元素为硼，掺杂浓度1e18cm-3；重掺杂源区(104)材料为N+多晶SiGe，掺杂元素为砷，掺杂浓度1e20cm-3。
在制作PMOS器件时，半导体衬底或阱(100)材料为N型单晶Si，掺杂元素为砷，掺杂浓度为1e18cm-3；重掺杂漏区(101)材料为P+单晶Si，掺杂元素为硼，掺杂浓度1e20cm-3；轻掺杂漏区(102)材料为P-单晶Si，掺杂元素为硼，掺杂浓度1e16cm-3；沟道半导体区(103)材料为N+赝晶SiGe，掺杂元素为砷，掺杂浓度1e18cm-3；重掺杂源区(104)材料为P+多晶Si，掺杂元素为硼，掺杂浓度1e20cm-3。
第二步：参见图4，在重掺杂源区(104)表面生长一层绝缘介质(202)作为牺牲层。一种典型的绝缘介质材料为Si3N4。
第三步：参见图5，使用光刻和刻蚀工艺，在绝缘介质(202)表面刻蚀沟槽。沟槽底部需低于轻掺杂漏区(102)的下表面，但不超过重掺杂漏区(101)的下表面。需要注意的是，沟槽侧壁是倾斜的，沟槽截面呈倒梯形。顶部俯视图如图 6，沟槽由两个共边的矩形结构(矩形结构一和矩形结构二)组成。
第四步：参见图7，将硅晶圆作全表面氧化，在沟槽侧壁和底部形成氧化层，作为栅介质层(105)。
第五步：参见图8，向沟槽中填入多晶硅，并在表面使用化学机械抛光工艺露出绝缘介质(202)，并使表面平整化，得到栅极(106)。
第六步：参见图9，刻蚀掉栅极(106)顶部多余的多晶硅。一种方法是高温氧化表面多晶硅并用湿法刻蚀除掉表面被氧化的多晶硅生成一个浅浅的凹槽。另一种方法是利用选择性刻蚀气体，直接刻蚀掉表面多晶硅并且保留Si3N4层，形成表面浅凹槽。该浅凹槽的上表面必须等于或低于重掺杂源区(104)的上表面。
第七步：参见图10，在沟槽中的多晶硅表面氧化多晶硅得到栅极顶部氧化层(107)。
第八步：参见图11，去除表面绝缘介质(202)。
第九步：参见图12，使用光刻胶遮挡除矩形结构二外的其它部分，光刻并刻蚀，得到漏金属电极引出沟槽。沟槽底部需低于轻掺杂漏区(102)下表面，但不低于重掺杂漏区(101)下表面。需要注意的是，沟槽侧壁是倾斜的，沟槽截面呈倒梯形。
第十步：参见图13，向漏金属电极引出沟槽内填入金属材料，作为漏金属电极(108)。
第十一步：参见图14，将覆盖在半导体表面的光刻胶连同光刻胶上多余的金属一并去除，即可得到自对准的漏区电极。
本发明仅讨论漏金属电极制作工艺，到此自对准漏极制作完成。
第十二步：参见图15通过光刻、刻蚀、淀积等工艺制作源金属电极(110) 和栅金属电极(109)，将晶体管的源级和栅极引出，再淀积SiO2形成表面氧化层(201)，最后化学机械抛光将表面磨平，即完成图1中一种漏区自对准MOS 集成电路基本单元的NMOS器件。
实施例2：一种漏区自对准垂直沟道MOS集成电路基本单元结构及其实现方法
参见图1、图3～图6、图16～图24。
图1系本发明内容所述的一种新型漏级自对准纵向MOS晶体管。为更清晰展示本发明的晶体管内部构造，本实施例展示了其三维立体结构的剖面示意图，如图1所示。
图1中一种漏区自对准MOS集成电路基本单元的器件制作流程如下：
第一步：参见图3，在P型单晶Si半导体衬底或阱(100)上通过光刻遮盖部分区域，并在未遮盖部分生长场氧化层(200)；然后在半导体衬底或阱(100) 中使用离子注入工艺进行掺杂，制作重掺杂漏区(101)；之后使用VLPCVD工艺按照顺序外延轻掺杂漏区(102)、沟道半导体区(103)和重掺杂源区(104)。其中，轻掺杂漏区(102)、沟道半导体区(103)和重掺杂源区(104)在生长的同时实现自掺杂。
在制作NMOS器件时，半导体衬底或阱(100)材料为P型单晶Si，掺杂元素为硼，掺杂浓度为1e18cm-3；重掺杂漏区(101)材料为N+单晶Si，掺杂元素为砷，掺杂浓度1e20cm-3；轻掺杂漏区(102)材料为N-赝晶SiGe，掺杂元素为砷，掺杂浓度1e16cm-3；沟道半导体区(103)材料为P+单晶Si，掺杂元素为硼，掺杂浓度1e18cm-3；重掺杂源区(104)材料为N+多晶SiGe，掺杂元素为砷，掺杂浓度1e20cm-3。
在制作PMOS器件时，半导体衬底或阱(100)材料为N型单晶Si，掺杂元素为砷，掺杂浓度为1e18cm-3；重掺杂漏区(101)材料为P+单晶Si，掺杂元素为硼，掺杂浓度1e20cm-3；轻掺杂漏区(102)材料为P-单晶Si，掺杂元素为硼，掺杂浓度1e16cm-3；沟道半导体区(103)材料为N+赝晶SiGe，掺杂元素为砷，掺杂浓度1e18cm-3；重掺杂源区(104)材料为P+多晶Si，掺杂元素为硼，掺杂浓度1e20cm-3。
第二步：参见图4，在重掺杂源区(104)表面生长一层绝缘介质(202)作为牺牲层。一种典型的绝缘介质材料为Si3N4。
第三步：参见图5，使用光刻和刻蚀工艺，在绝缘介质(202)表面刻蚀沟槽。沟槽底部需低于轻掺杂漏区(102)下表面，但不超过重掺杂漏区(101)下表面。需要注意的是，沟槽侧壁是倾斜的，沟槽截面呈倒梯形。顶部俯视图如图6，沟槽由两个共边的矩形结构(矩形结构一和矩形结构二)组成。
第四步：参见图16，在沟槽侧壁淀积HfO2，作为栅介质层(105)。
第五步：参见图17，向沟槽中填入TiN，然后在表面使用化学机械抛光工艺露出绝缘介质(200)，并且使表面平整化，得到栅极(106)。
第六步：参见图18，使用反应离子刻蚀，去掉栅极(106)顶部多余的TiN，形成表面浅凹槽。该浅凹槽的上表面必须等于或低于重掺杂源区(104)的上表面。
第七步：参见图19，在沟槽中的TiN表面使用LPCVD(低压化学气相沉积) 工艺淀积SiO2制作栅极顶部氧化层(107)。
第八步：参见图20，去除表面绝缘介质(200)。
第九步：参见图21，使用光刻胶遮挡除矩形结构二外的其它部分，光刻并刻蚀，得到漏金属电极引出沟槽。沟槽底部需低于轻掺杂漏区(102)下表面，但不低于重掺杂漏区(101)下表面。需要注意的是，沟槽侧壁是倾斜的，沟槽截面呈倒梯形。
第十步：参见图22，向漏金属电极引出沟槽内填入金属材料，作为漏金属电极(108)。
第十一步：参见图23，将覆盖在半导体表面的光刻胶连同光刻胶上多余的金属一并去除，即可得到自对准的漏金属电极。
本发明仅讨论漏金属电极制作工艺，到此自对准漏极制作完成。
第十二步：参见图24通过光刻、刻蚀、淀积等工艺制作源金属电极(110) 和栅金属电极(109)，将晶体管的源级和栅极引出，再淀积SiO2形成表面氧化层(201)，最后化学机械抛光将表面磨平，即完成图1中一种漏区自对准MOS 集成电路基本单元的NMOS器件。
实施例3：另一种漏区自对准垂直沟道MOS集成电路基本单元结构
对于沟道长度在纳米尺寸的小尺寸漏区自对准垂直沟道MOS集成电路基本单元器件，为了抑制其短沟道效应，本实施例在沟道半导体区(103)和重掺杂源区(104)之间设置了轻掺杂源区(111)，如图2所示。
在制作NMOS时，轻掺杂源区(111)材料为N-赝晶SiGe，掺杂元素为砷，掺杂浓度1e16cm-3。
在制作PMOS时，轻掺杂源区(111)材料为P-单晶Si，掺杂元素为砷，掺杂浓度1e16cm-3。
实施例3制作流程与实施例1的不同之处在于：
在第一步中，在重掺杂漏区(101)上方使用VLPCVD工艺按照顺序外延轻掺杂漏区(102)、沟道半导体区(103)、轻掺杂源区(111)和重掺杂源区(104)。其中除轻掺杂源区(111)外，其余各区均与实施例1制作方式相同。
实施例3其余未提到的制作流程均与实施例1相同。实施例3中的漏级自对准垂直沟道MOS集成电路基本单元NMOS器件的剖面示意图如图25所示。其与俯视示意图的对应关系如图26所示。
Claims (8)
1.本发明提出一种漏区自对准垂直沟道MOS集成电路单元结构及其实现方法；该集成电路单元为多层结构，包括：由下至上依次为：半导体衬底或阱(100)、重掺杂漏区(101)、轻掺杂漏区(102)、沟道半导体区(103)、重掺杂源区(104)，和额外设置的栅介质层(105)、栅极(106)、栅极顶部氧化层(107)、漏金属电极(108)、栅金属电极(109)、源金属电极(110)、场氧化层(200)、表面氧化层(201)；
所述半导体衬底或阱(100)在最底部，重掺杂漏区(101)嵌入半导体衬底或阱(100)中，重掺杂漏区(101)的上表面与半导体衬底或阱(100)的上表面齐平，重掺杂漏区(101)的下表面和侧壁被半导体衬底或阱(100)环绕；
所述轻掺杂漏区(102)位于重掺杂漏区(101)上方，半导体沟道区(103)位于轻掺杂漏区(102)上方，重掺杂源区(104)在半导体沟道区(103)上方，轻掺杂漏区(102)、半导体沟道区(103)和重掺杂源区(104)的四个侧面齐平，且它们的侧面与重掺杂漏区(101)齐平；
所述栅极(106)在水平方向上由两个共边的矩形结构(矩形结构一和矩形结构二)组成，每个矩形结构在垂直方向上都将轻掺杂漏区(102)、沟道半导体区(103)和重掺杂源区(104)包围，且栅极(106)的上表面与重掺杂源区(104)的上表面齐平，栅极(106)的下表面低于重掺杂漏区(101)的上表面，栅极(106)的侧壁是倾斜的，越靠近栅极(106)的上表面，其两侧壁之间的距离越宽，在栅极(106)与相邻功能层之间，设置有一层栅介质层(105)作为隔离，在栅极(106)的上方设置有栅极顶部氧化层(107)，其侧壁是倾斜的，下表面与栅极(106)的上表面和栅介质层(105)宽度(两侧)之和相同，栅极顶部氧化层(107)的上表面宽度略大于下表面宽度；
所述栅金属电极(109)位于栅极(106)矩形结构一中一条边的上方，栅金属电极(109)嵌入栅极顶部氧化层(107)之中，栅金属电极(109)的下表面与栅极(106)的上表面接触，栅金属电极(109)的上表面与栅极顶部氧化层(107)齐平；
所述源金属电极(110)位于栅极(107)矩形结构一所环绕的那部分重掺杂源区(104)上方，其上表面与栅极顶部氧化层(107)的上表面齐平，下表面与重掺杂源区(104)的上表面接触，源金属电极(110)左右两侧壁与栅极顶部氧化层(107)接触；
所述漏金属电极(108)被栅极(106)矩形结构二所环绕，漏金属电极的上表面与栅极顶部氧化层(107)的上表面齐平，下表面低于重掺杂漏区(101)的上表面，漏金属电极(108)的侧壁是倾斜的，越靠近漏金属电极的上表面，其两侧壁之间的距离越大，在漏金属电极(108)栅极(106)之间夹有少部分轻掺杂漏区(102)、沟道半导体区(103)和重掺杂源区(104)；
所述场氧化层(200)的下表面与轻掺杂漏区(102)的下表面齐平，上表面与栅极顶部氧化层(107)的上表面齐平，场氧化层(200)的侧壁将轻掺杂漏区(102)、沟道半导体区(103)、重掺杂源区(104)的侧壁从四面包围；所述表面氧化层(201)的下表面与重掺杂源区(104)的上表面齐平，其上表面与栅极顶部氧化层(107)的上表面、漏金属电极(108)、栅金属电极(109)、源金属电极(110)的上表面齐平；
2.本发明提出一种漏区自对准垂直沟道MOS集成电路单元结构及其实现方法；该集成电路单元为多层结构，包括：由下至上依次为：半导体衬底或阱(100)、重掺杂漏区(101)、轻掺杂漏区(102)、沟道半导体区(103)、轻掺杂源区(111)、重掺杂源区(104)，和额外设置的栅介质层(105)、栅极(106)、栅极顶部氧化层(107)、漏金属电极(108)、栅金属电极(109)、源金属电极(110)、场氧化层(200)、表面氧化层(201)；轻掺杂源区(111)以外的区域的位置的相互关系与权力要求1所述的一种漏区自对准垂直沟道MOS集成电路单元结构相同。
3.根据权利要求1所述的一种漏区自对准垂直沟道MOS集成电路单元结构，所述半导体衬底或阱(100)、重掺杂漏区(101)、沟道半导体区(103)材料为单晶Si、单晶SiC或单晶GaN等半导体材料。
4.根据权利要求1、2、3所述的一种漏区自对准垂直沟道MOS集成电路单元结构，当半导体衬底或阱(100)、重掺杂漏区(101)、沟道半导体区(103)为单晶Si时，所述轻掺杂漏区(102)、轻掺杂源区(111)为赝晶SiGe半导体材料；当半导体衬底或阱(100)、重掺杂漏区(101)、沟道半导体区(103)为单晶SiC或单晶GaN时，所述轻掺杂漏区(102)、轻掺杂源区(111)为赝晶Si半导体材料。
5.根据权利要求1、2、3所述的一种漏区自对准垂直沟道MOS集成电路单元结构，当半导体衬底或阱(100)、重掺杂漏区(101)、沟道半导体区(103)为单晶Si时，所述重掺杂源区(104)为多晶Ge、多晶SiGe、多晶TWS(碲镉汞)、多晶InP、多晶InSb等窄禁带半导体多晶材料，或上述材料的组合；当半导体衬底或阱(100)、重掺杂漏区(101)、沟道半导体区(103)为单晶SiC或单晶GaN时,所述重掺杂源区(104)为多晶Si半导体材料。
6.根据权利要求1、2所述的一种漏区自对准垂直沟道MOS集成电路单元结构，所述栅极(106)为多晶Si、金属或金属硅化物或以上材料的组合。
7.根据权利要求1、2、6所述的一种漏区自对准垂直沟道MOS集成电路单元结构，当栅极(106)为多晶Si或金属硅化物材料时，所述栅极顶部氧化层(107)为热氧化生长的SiO2。
8.根据权利要求1、2、6所述的一种漏区自对准垂直沟道MOS集成电路单元结构，当栅极(106)为金属材料时，所述栅极顶部氧化层(107)为由LPCVD工艺淀积生长的SiO2，经化学机械抛光工序后成型。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210378045 | 2022-04-12 | ||
| CN2022103780457 | 2022-04-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114823861A true CN114823861A (zh) | 2022-07-29 |
| CN114823861B CN114823861B (zh) | 2023-04-28 |
Family
ID=82536938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210393557.0A Active CN114823861B (zh) | 2022-04-12 | 2022-04-14 | 一种漏区自对准垂直沟道mos集成电路单元结构及其实现方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114823861B (zh) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020130354A1 (en) * | 2001-03-13 | 2002-09-19 | National Inst. Of Advanced Ind. Science And Tech. | Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same |
| US20060091455A1 (en) * | 2004-10-29 | 2006-05-04 | Adan Alberto O | Trench MOSFET and method of manufacturing same |
| CN102074478A (zh) * | 2009-11-24 | 2011-05-25 | 上海华虹Nec电子有限公司 | 一种沟槽式mos的制造工艺方法 |
| US20170352625A1 (en) * | 2016-06-03 | 2017-12-07 | International Business Machines Corporation | Self-aligned vertical transistor with local interconnect |
| CN111048579A (zh) * | 2019-12-18 | 2020-04-21 | 电子科技大学 | 一种新型数字门集成电路的结构 |
| CN111063685A (zh) * | 2019-12-18 | 2020-04-24 | 电子科技大学 | 一种新型互补mos集成电路基本单元 |
| US20200135905A1 (en) * | 2018-10-24 | 2020-04-30 | Gachon University Of Industry-Academic Cooperation Foundation | One-transistor dram cell device having quantum well structure |
| CN111106161A (zh) * | 2019-12-18 | 2020-05-05 | 电子科技大学 | 一种小比导通电阻的mosfet理想开关结构 |
| CN111668220A (zh) * | 2020-06-23 | 2020-09-15 | 电子科技大学 | 一种垂直沟道sram集成电路结构 |
| US20200411686A1 (en) * | 2019-06-27 | 2020-12-31 | Intel Corporation | Vertical transistors for ultra-dense logic and memory applications |
-
2022
- 2022-04-14 CN CN202210393557.0A patent/CN114823861B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020130354A1 (en) * | 2001-03-13 | 2002-09-19 | National Inst. Of Advanced Ind. Science And Tech. | Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same |
| US20060091455A1 (en) * | 2004-10-29 | 2006-05-04 | Adan Alberto O | Trench MOSFET and method of manufacturing same |
| CN102074478A (zh) * | 2009-11-24 | 2011-05-25 | 上海华虹Nec电子有限公司 | 一种沟槽式mos的制造工艺方法 |
| US20170352625A1 (en) * | 2016-06-03 | 2017-12-07 | International Business Machines Corporation | Self-aligned vertical transistor with local interconnect |
| US20200135905A1 (en) * | 2018-10-24 | 2020-04-30 | Gachon University Of Industry-Academic Cooperation Foundation | One-transistor dram cell device having quantum well structure |
| US20200411686A1 (en) * | 2019-06-27 | 2020-12-31 | Intel Corporation | Vertical transistors for ultra-dense logic and memory applications |
| CN111048579A (zh) * | 2019-12-18 | 2020-04-21 | 电子科技大学 | 一种新型数字门集成电路的结构 |
| CN111063685A (zh) * | 2019-12-18 | 2020-04-24 | 电子科技大学 | 一种新型互补mos集成电路基本单元 |
| CN111106161A (zh) * | 2019-12-18 | 2020-05-05 | 电子科技大学 | 一种小比导通电阻的mosfet理想开关结构 |
| CN111668220A (zh) * | 2020-06-23 | 2020-09-15 | 电子科技大学 | 一种垂直沟道sram集成电路结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN114823861B (zh) | 2023-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11251303B2 (en) | Method for fabricating a strained structure and structure formed | |
| TWI509736B (zh) | 半導體結構及其形成方法 | |
| US8889497B2 (en) | Semiconductor devices and methods of manufacture thereof | |
| US10446682B2 (en) | Method of forming semiconductor device | |
| CN101719498B (zh) | 混合材料反型模式圆柱体全包围栅cmos场效应晶体管 | |
| JP2009038201A (ja) | 半導体装置および半導体装置の製造方法 | |
| WO2011066726A1 (zh) | 混合材料积累型圆柱体全包围栅cmos场效应晶体管 | |
| KR20140099212A (ko) | 맨드렐 산화 공정을 사용하여 finfet 반도체 디바이스용 핀들을 형성하는 방법 | |
| WO2011066727A1 (zh) | 混合材料反型模式全包围栅cmos场效应晶体管 | |
| KR20060046490A (ko) | 전계효과트랜지스터 및 그 제조방법 | |
| WO2011066730A1 (zh) | 混合晶向反型模式全包围栅cmos场效应晶体管 | |
| WO2011066728A1 (zh) | 混合材料积累型全包围栅cmos场效应晶体管 | |
| WO2011066725A1 (zh) | 混合晶向积累型全包围栅cmos场效应晶体管 | |
| WO2011097802A1 (zh) | 全包围栅cmos场效应晶体管 | |
| CN114765218A (zh) | 半导体装置 | |
| Cao et al. | Investigation of fabricated CMOS fishboneFETs and treeFETs with strained SiGe nano-fins on bulk-Si substrate | |
| CN113013234A (zh) | 一种源区自对准垂直沟道mos集成电路单元及其实现方法 | |
| US9953976B2 (en) | Effective device formation for advanced technology nodes with aggressive fin-pitch scaling | |
| US20180323287A1 (en) | Semiconductor structures and fabrication methods thereof | |
| CN114823861B (zh) | 一种漏区自对准垂直沟道mos集成电路单元结构及其实现方法 | |
| CN103474461A (zh) | 鳍式场效应管及其形成方法 | |
| US20230094466A1 (en) | Nanosheet transistors with buried power rails | |
| CN115911133A (zh) | 混合导通机制鳍型栅场效应晶体管器件 | |
| CN108470770A (zh) | 鳍式晶体管及其制造方法 | |
| CN110729245A (zh) | 一种半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |