CN114823660A - 栅控达林顿静电防护器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种栅控达林顿静电防护器件，包括P型衬底，P型衬底中设有第一DN‑Well区，第二DN‑Well区，第一DN‑Well区上设有第一N+注入区和第二N+注入区，第一DN‑Well区中设有P‑Well区，第二DN‑Well区上设有P‑BODY区，P‑BODY区上设有P+注入区、第三N+注入区和第四N+注入区；P+注入区与第三N+注入区之间设有第一多晶硅栅，第三N+注入区与第四N+注入区之间设有第二多晶硅栅。本发明的第一NPN三极管与第二NPN三极管构成NPN型达林顿管结构，器件导通后，电流增益远大于单个NPN管。
Description
技术领域
本发明涉及集成电路领域，特别涉及一种栅控达林顿静电防护器件及其制作方法。
背景技术
随着集成电路制造工艺的发展，工程师们更愿意选择单位面积拥有最高静电放电效率的器件，以提高集成电路的效率。目前，集成电路的ESD保护正在受到从事集成电路相关领域的人员的广泛关注。ESD电涌保护对于高压应用是一个非常重要的挑战。在高压环境下，芯片必须具有较好的高电压和强电流的承受性，它要求非常小的芯片面积具有较高的ESD鲁棒性，这是目前高压ESD保护设计者需要解决的一大难题。因此，设计一个高度鲁棒的片上集成ESD保护器件可以降低芯片的总成本。
达林顿的功率晶体管应用范围广泛，可用于大功率开关电路，电机调速，逆变电路，其市场前景非常广阔。现在国外的达林顿管的一级BE间电阻都做得很大，都在10Kohm以上，而国内的台面工艺的达林顿晶体管的电阻值一般都不稳定，导致晶体管放大倍数大小不一，对放大倍数要求高的产品,国内生产的达林顿管都不适用。所以国内汽车生产厂家希望尽快生产出R1电阻值大，压降小，放大倍数大，开关时间速度快的NPN型大电流高增益达林顿晶体管MJ11032，要求电流为50A，功率为300W，其放大倍数10A时的典型值为10K。
发明内容
为了解决上述技术问题，本发明提供一种结构简单、工作可靠的栅控达林顿静电防护器件，并提供其制作方法。
本发明解决上述问题的技术方案是：一种栅控达林顿静电防护器件，包括P型衬底；
所述P型衬底中左侧设有第一DN-Well区，第一DN-Well区底部与P型衬底之间设有第一NBL区；
P型衬底中右侧与第一DN-Well区对称设有第二DN-Well区，第二DN-Well区底部与P型衬底之间设有第二NBL区；
所述第一DN-Well区上表面从左至右依次设有第一N+注入区和第二N+注入区，第一DN-Well区中设有P-Well区，且P-Well区位于第一N+注入区下方；
所述第二DN-Well区上设有P-BODY区，所述P-BODY区上表面从左至右依次设有P+注入区、第三N+注入区和第四N+注入区；
所述P+注入区与第三N+注入区之间设有第一多晶硅栅，第三N+注入区与第四N+注入区之间设有第二多晶硅栅；
所述第一N+注入区、P-Well区、第一DN-Well区构成第一NPN三极管结构，所述第三N+注入区、第四N+注入区、P-BODY区构成第二NPN三极管结构；
所述第二N+注入区、P+注入区连接在一起；所述第一N+注入区、第三N+注入区、第一多晶硅栅连接在一起并作为器件的阳极；所述第四N+注入区、第二多晶硅栅连接在一起并作为器件的阴极。
上述栅控达林顿静电防护器件，所述第一N+注入区左侧设有第一浅槽隔离区，第一N+注入区与第二N+注入区之间设有第二浅槽隔离区，第二N+注入区与P+注入区之间设有第三浅槽隔离区，P+注入区与第三N+注入区之间设有第四浅槽隔离区，第三N+注入区与第四N+注入区之间设有第五浅槽隔离区，第四N+注入区右侧设有第六浅槽隔离区。
上述栅控达林顿静电防护器件，所述第一浅槽隔离区左侧与P型衬底左侧边缘相接触，第一浅槽隔离区右侧与第一N+注入区左侧、P-Well区左侧相接触，所述第二浅槽隔离区左侧与第一N+注入区右侧、P-Well区右侧相接触，第二浅槽隔离区右侧第二N+注入区左侧相接触，所述第三浅槽隔离区横跨第一DN-Well区、P型衬底、第 二DN-Well区和P-BODY区，第三浅槽隔离区左侧与第二N+注入区右侧相接触，第三浅槽隔离区右侧与P+注入区左侧相接触。
上述栅控达林顿静电防护器件，所述第四浅槽隔离区左侧与P+注入区右侧相接触，第四浅槽隔离区右侧第一多晶硅栅左侧相接触，第一多晶硅栅右侧与第三N+注入区左侧相接触；所述第五浅槽隔离区左侧与第三N+注入区右侧相接触，第五浅槽隔离区右侧与第二多晶硅栅左侧相接触，第二多晶硅栅右侧与第四N+注入区左侧相接触；所述第六浅槽隔离区左侧与第四N+注入区右侧相接触，第六浅槽隔离区右侧与P型衬底右侧边缘相接触。
上述栅控达林顿静电防护器件，所述第一N+注入区与第一金属层相连接，所述第三N+注入区与第二金属层相连接，所述第一多晶硅栅与第三金属层相连接，所述第一金属层、第二金属层、第三金属层与第四金属层相连接，引出用作器件的阳极。
上述栅控达林顿静电防护器件，所述第四N+注入区与第五金属层相连接，所述第二多晶硅栅与第六金属层相连接，所述第五金属层、第六金属层与第七金属层相连接，第七金属层引出用作器件的阴极。
上述栅控达林顿静电防护器件，所述第二N+注入区与第八金属层相连接，所述P+注入区与第九金属层相连接，所述第八金属层、第九金属层与第十金属层相连接。
上述栅控达林顿静电防护器件，ESD事件发生时，信号来到器件阳极，器件阴极接地电位，所述第一N+注入区、P-Well区、第一DN-Well区构成第一NPN三极管结构；所述第三N+注入区、第四N+注入区、P-BODY区构成第二NPN三极管；第一NPN三极管的发射极与第二NPN三极管的基极通过第八金属层、第九金属层、第十金属层相连，所述第一NPN三极管与第二NPN三极管构成NPN型达林顿管结构。
一种栅控达林顿静电防护器件的制作方法，包括以下步骤：
步骤一：第一次光刻，在P型衬底P-Sub的表面制作第一NBL区和第二NBL区；
步骤二：第二次光刻，在第一NBL区上由外而内形成第一DN-Well区、P-Well区；在第二NBL区上由外而内形成第二DN-Well区、P-BODY区；
步骤三：第三次光刻，形成第一浅槽隔离区、第二浅槽隔离区、第三浅槽隔离区、第四浅槽隔离区、第五浅槽隔离区和第六浅槽隔离区；
步骤四：第四次光刻，在第一DN-Well区表面从左至右依次制作第一N+注入区和第二N+注入区；在P-BODY区表面从左至右依次制作第三N+注入区、第四N+注入区；
步骤五：第五次光刻，在P-BODY区中形成P+注入区；
步骤六：第六次光刻，在P-BODY区中形成第一多晶硅栅区和第二多晶硅栅区；
步骤七：将第二N+注入区和P+注入区连接在一起共用一个电位；
步骤八：将第一N+注入区、第三N+注入区、第一多晶硅栅区连接在一起并作为栅控达林顿静电防护器件的阳极；将第二多晶硅栅区和第四N+注入区连接在一起并作为栅控达林顿静电防护器件的阴极。
本发明的有益效果在于：
1、本发明的第一N+注入区、P-Well区、第一DN-Well区构成第一NPN三极管结构；所述第三N+注入区、第四N+注入区、P-BODY区构成第二NPN三极管；第一NPN三极管与第二NPN三极管共用集电极，第一NPN三极管的发射极与第二NPN三极管的基极相连，所述第一NPN三极管与第二NPN三极管构成NPN型达林顿管结构；本发明的器件导通后，电流增益远大于单个NPN管。复合管的放大倍数β为第一NPN三极管放大倍数βl和第二NPN三极管放大倍数β2的乘积，即β=βl*β2。
2、本发明的第一NPN三极管与第二NPN三极管构成NPN型达林顿管结构，复合管的电流要大的多，因而可以获得更小的第一NPN三极管发射结充电时间，从而加快器件的导通过程。
3、当ESD事件发生时，阳极来的强电压首先击穿所述P-Well区与第一DN-Well区的PN结，雪崩载流子在P-Well区和第一DN-Well区上产生压降使得第一NPN三极管导通，由于第二N+注入区和P+注入区连接，电流被注入到所述P-BODY区中，使得第二NPN三极管导通，加长了电流流通路径，提高了维持电压。
4、本发明的制作方法过程简单，操作方便；制作出的栅控达林顿静电防护器件即不违反版图设计规则，也不会用到标准BCD工艺以外的层次，就能使得栅控达林顿静电防护器件应用在高压静电防护领域。器件特性完全满足ESD器件判据，可以为大规模片上集成的ESD器件应用提供关键核心器件基础。
附图说明
图1为本发明栅控达林顿静电防护器件的横截面示意图。
图2为本发明栅控达林顿静电防护器件的俯视图。
图3为本发明栅控达林顿静电防护器件的寄生结构示意图。
图4为本发明栅控达林顿静电防护器件的等效电路图。
具体实施方式
下面结合附图和实施例对本发明作进一步的说明。
如图1、图2所示，一种栅控达林顿静电防护器件，包括P型衬底101；所述P型衬底101中左侧设有第一DN-Well区104，第一DN-Well区104底部与P型衬底101之间设有第一NBL区102；P型衬底101中右侧与第一DN-Well区104对称设有第二DN-Well区105，第二DN-Well区105底部与P型衬底101之间设有第二NBL区103；所述第一DN-Well区104上表面从左至右依次设有第一N+注入区108和第二N+注入区109，第一DN-Well区104中设有P-Well区106，且P-Well区106位于第一N+注入区108下方；所述第二DN-Well区105上设有P-BODY区107，所述P-BODY区107上表面从左至右依次设有P+注入区110、第三N+注入区111和第四N+注入区112；所述P+注入区110与第三N+注入区111之间设有第一多晶硅栅207，第三N+注入区111与第四N+注入区112之间设有第二多晶硅栅208；所述第一N+注入区108、P-Well区106、第一DN-Well区104构成第一NPN三极管结构，所述第三N+注入区111、第四N+注入区112、P-BODY区107构成第二NPN三极管结构；所述第二N+注入区109、P+注入区110连接在一起；所述第一N+注入区108、第三N+注入区111、第一多晶硅栅207连接在一起并作为器件的阳极；所述第四N+注入区112、第二多晶硅栅208连接在一起并作为器件的阴极。
所述第一N+注入区108左侧设有第一浅槽隔离区201，第一N+注入区108与第二N+注入区109之间设有第二浅槽隔离区202，第二N+注入区109与P+注入区110之间设有第三浅槽隔离区203，P+注入区110与第三N+注入区111之间设有第四浅槽隔离区204，第三N+注入区111与第四N+注入区112之间设有第五浅槽隔离区205，第四N+注入区112右侧设有第六浅槽隔离区206。
所述第一浅槽隔离区201左侧与P型衬底101左侧边缘相接触，第一浅槽隔离区201右侧与第一N+注入区108左侧、P-Well区106左侧相接触，所述第二浅槽隔离区202左侧与第一N+注入区108右侧、P-Well区106右侧相接触，第二浅槽隔离区202右侧第二N+注入区109左侧相接触，所述第三浅槽隔离区203横跨第一DN-Well区104、P型衬底101、第 二DN-Well区和P-BODY区107，第三浅槽隔离区203左侧与第二N+注入区109右侧相接触，第三浅槽隔离区203右侧与P+注入区110左侧相接触。
所述第四浅槽隔离区204左侧与P+注入区110右侧相接触，第四浅槽隔离区204右侧第一多晶硅栅207左侧相接触，第一多晶硅栅207右侧与第三N+注入区111左侧相接触；所述第五浅槽隔离区205左侧与第三N+注入区111右侧相接触，第五浅槽隔离区205右侧与第二多晶硅栅208左侧相接触，第二多晶硅栅208右侧与第四N+注入区112左侧相接触；所述第六浅槽隔离区206左侧与第四N+注入区112右侧相接触，第六浅槽隔离区206右侧与P型衬底101右侧边缘相接触。
所述第一N+注入区108与第一金属层209相连接，所述第三N+注入区111与第二金属层213相连接，所述第一多晶硅栅207与第三金属层212相连接，所述第一金属层209、第二金属层213、第三金属层212与第四金属层303相连接，引出用作器件的阳极。所述第四N+注入区112与第五金属层215相连接，所述第二多晶硅栅208与第六金属层214相连接，所述第五金属层215、第六金属层214与第七金属层305相连接，第七金属层305引出用作器件的阴极。所述第二N+注入区109与第八金属层210相连接，所述P+注入区110与第九金属层211相连接，所述第八金属层210、第九金属层211与第十金属层301相连接。
ESD事件发生时，信号来到器件阳极，器件阴极接地电位，所述第一N+注入区108、P-Well区106、第一DN-Well区104构成第一NPN三极管结构；所述第三N+注入区111、第四N+注入区112、P-BODY区107构成第二NPN三极管；第一NPN三极管的发射极与第二NPN三极管的基极通过第八金属层210、第九金属层211、第十金属层301相连，所述第一NPN三极管与第二NPN三极管构成NPN型达林顿管结构。
一种栅控达林顿静电防护器件的制作方法，包括以下步骤：
步骤一：第一次光刻，在P型衬底101P-Sub的表面制作第一NBL区102和第二NBL区103。
步骤二：第二次光刻，在第一NBL区102上由外而内形成第一DN-Well区104、P-Well区106；在第二NBL区103上由外而内形成第二DN-Well区105、P-BODY区107。
步骤三：第三次光刻，形成第一浅槽隔离区201、第二浅槽隔离区202、第三浅槽隔离区203、第四浅槽隔离区204、第五浅槽隔离区205和第六浅槽隔离区206。
利用场氧(LOCOS)隔离技术，使用热氧化法生长二氧化硅薄膜层作为缓冲层，然后利用化学气相淀积(LPCVD)技术沉积氮化硅，将光刻胶涂在晶圆片上，利用光刻技术定义第一浅槽隔离区201、第二浅槽隔离区202、第三浅槽隔离区203、第四浅槽隔离区204、第五浅槽隔离区205、第六浅槽隔离区206。然后反应离子将会刻蚀掉第一浅槽隔离区201、第二浅槽隔离区202、第三浅槽隔离区203、第四浅槽隔离区204、第五浅槽隔离区205、第六浅槽隔离区206上的氮化硅，随后进行场区注入，用于防止场区开启。
步骤四：第四次光刻，在第一DN-Well区104表面从左至右依次制作第一N+注入区108和第二N+注入区109；在P-BODY区107表面从左至右依次制作第三N+注入区111、第四N+注入区112。
光刻胶成形，用于控制离子的注入，浅深度、重掺杂的砷离子注入，形成N+注入区，去除光刻胶层，形成第一N+注入区108、第二N+注入区109、第三N+注入区111、第四N+注入区112。对第一N+注入区108、第二N+注入区109、第三N+注入区111、第四N+注入区112进行退火处理，并利用RTP工艺消除杂质在注入区的进一步迁移。
步骤五：第五次光刻，在P-BODY区107中形成P+注入区110。
光刻胶成形，用于控制离子的注入，浅深度、重掺杂的砷离子注入，形成所述P+注入区110。对P+注入区110进行退火处理，并利用RTP工艺消除杂质在注入区的进一步迁移。
步骤六：第六次光刻，在P-BODY区107中形成第一多晶硅栅207区和第二多晶硅栅208区。
牺牲氧化层的生长，用来捕获硅表面的缺陷。栅氧化层生长，用作晶体管的栅绝缘层，利用化学气相淀积(LPCVD)沉积第一多晶硅栅207、第二多晶硅栅208，光刻胶成型，多晶硅刻蚀，要求必须精确从光刻胶得到多晶硅的具体形状，去除光刻胶层。多晶硅氧化，用于缓冲隔离多晶硅和后续步骤形成的氮化硅。利用化学气相淀积(LPCVD)沉积一层氮化硅，氮化硅刻蚀，留下隔离侧墙，精确定位晶体管源区和漏区的离子注入。
步骤七：将第二N+注入区109和P+注入区110连接在一起共用一个电位。
步骤八：将第一N+注入区108、第三N+注入区111、第一多晶硅栅207区连接在一起并作为栅控达林顿静电防护器件的阳极；将第二多晶硅栅208区和第四N+注入区112连接在一起并作为栅控达林顿静电防护器件的阴极。
当ESD事件发生时，阳极来的强电压首先击穿P-Well区106与第一DN-Well区104的PN结，雪崩载流子在P-Well区106和第一DN-Well区104上产生压降使得第一NPN三极管导通。由于第二N+注入区109和P+注入区110连接，电流被注入到P-BODY区107中，使得第二NPN三极管导通。由于第一DN-Well区104的存在，器件大部分电流释放路径位于第一DN-Well区104内部，并且表面金属路径会分担一部分电流，能有效提高维持电压，防止闩锁效应的产生。
Claims (9)
1.一种栅控达林顿静电防护器件，其特征在于：包括P型衬底；
所述P型衬底中左侧设有第一DN-Well区，第一DN-Well区底部与P型衬底之间设有第一NBL区；
P型衬底中右侧与第一DN-Well区对称设有第二DN-Well区，第二DN-Well区底部与P型衬底之间设有第二NBL区；
所述第一DN-Well区上表面从左至右依次设有第一N+注入区和第二N+注入区，第一DN-Well区中设有P-Well区，且P-Well区位于第一N+注入区下方；
所述第二DN-Well区上设有P-BODY区，所述P-BODY区上表面从左至右依次设有P+注入区、第三N+注入区和第四N+注入区；
所述P+注入区与第三N+注入区之间设有第一多晶硅栅，第三N+注入区与第四N+注入区之间设有第二多晶硅栅；
所述第一N+注入区、P-Well区、第一DN-Well区构成第一NPN三极管结构，所述第三N+注入区、第四N+注入区、P-BODY区构成第二NPN三极管结构；
所述第二N+注入区、P+注入区连接在一起；所述第一N+注入区、第三N+注入区、第一多晶硅栅连接在一起并作为器件的阳极；所述第四N+注入区、第二多晶硅栅连接在一起并作为器件的阴极。
2.根据权利要求1所述的栅控达林顿静电防护器件，其特征在于：所述第一N+注入区左侧设有第一浅槽隔离区，第一N+注入区与第二N+注入区之间设有第二浅槽隔离区，第二N+注入区与P+注入区之间设有第三浅槽隔离区，P+注入区与第三N+注入区之间设有第四浅槽隔离区，第三N+注入区与第四N+注入区之间设有第五浅槽隔离区，第四N+注入区右侧设有第六浅槽隔离区。
3.根据权利要求2所述的栅控达林顿静电防护器件，其特征在于：所述第一浅槽隔离区左侧与P型衬底左侧边缘相接触，第一浅槽隔离区右侧与第一N+注入区左侧、P-Well区左侧相接触，所述第二浅槽隔离区左侧与第一N+注入区右侧、P-Well区右侧相接触，第二浅槽隔离区右侧第二N+注入区左侧相接触，所述第三浅槽隔离区横跨第一DN-Well区、P型衬底、第二DN-Well区和P-BODY区，第三浅槽隔离区左侧与第二N+注入区右侧相接触，第三浅槽隔离区右侧与P+注入区左侧相接触。
4.根据权利要求3所述的栅控达林顿静电防护器件，其特征在于：所述第四浅槽隔离区左侧与P+注入区右侧相接触，第四浅槽隔离区右侧第一多晶硅栅左侧相接触，第一多晶硅栅右侧与第三N+注入区左侧相接触；所述第五浅槽隔离区左侧与第三N+注入区右侧相接触，第五浅槽隔离区右侧与第二多晶硅栅左侧相接触，第二多晶硅栅右侧与第四N+注入区左侧相接触；所述第六浅槽隔离区左侧与第四N+注入区右侧相接触，第六浅槽隔离区右侧与P型衬底右侧边缘相接触。
5.根据权利要求4所述的栅控达林顿静电防护器件，其特征在于：所述第一N+注入区与第一金属层相连接，所述第三N+注入区与第二金属层相连接，所述第一多晶硅栅与第三金属层相连接，所述第一金属层、第二金属层、第三金属层与第四金属层相连接，引出用作器件的阳极。
6.根据权利要求5所述的栅控达林顿静电防护器件，其特征在于：所述第四N+注入区与第五金属层相连接，所述第二多晶硅栅与第六金属层相连接，所述第五金属层、第六金属层与第七金属层相连接，第七金属层引出用作器件的阴极。
7.根据权利要求6所述的栅控达林顿静电防护器件，其特征在于：所述第二N+注入区与第八金属层相连接，所述P+注入区与第九金属层相连接，所述第八金属层、第九金属层与第十金属层相连接。
8.根据权利要求7所述的栅控达林顿静电防护器件，其特征在于：ESD事件发生时，信号来到器件阳极，器件阴极接地电位，所述第一N+注入区、P-Well区、第一DN-Well区构成第一NPN三极管结构；所述第三N+注入区、第四N+注入区、P-BODY区构成第二NPN三极管；第一NPN三极管的发射极与第二NPN三极管的基极通过第八金属层、第九金属层、第十金属层相连，所述第一NPN三极管与第二NPN三极管构成NPN型达林顿管结构。
9.一种根据权利要求1-8中任一项所述的栅控达林顿静电防护器件的制作方法，其特征在于，包括以下步骤：
步骤一：第一次光刻，在P型衬底P-Sub的表面制作第一NBL区和第二NBL区；
步骤二：第二次光刻，在第一NBL区上由外而内形成第一DN-Well区、P-Well区；在第二NBL区上由外而内形成第二DN-Well区、P-BODY区；
步骤三：第三次光刻，形成第一浅槽隔离区、第二浅槽隔离区、第三浅槽隔离区、第四浅槽隔离区、第五浅槽隔离区和第六浅槽隔离区；
步骤四：第四次光刻，在第一DN-Well区表面从左至右依次制作第一N+注入区和第二N+注入区；在P-BODY区表面从左至右依次制作第三N+注入区、第四N+注入区；
步骤五：第五次光刻，在P-BODY区中形成P+注入区；
步骤六：第六次光刻，在P-BODY区中形成第一多晶硅栅区和第二多晶硅栅区；
步骤七：将第二N+注入区和P+注入区连接在一起共用一个电位；
步骤八：将第一N+注入区、第三N+注入区、第一多晶硅栅区连接在一起并作为栅控达林顿静电防护器件的阳极；将第二多晶硅栅区和第四N+注入区连接在一起并作为栅控达林顿静电防护器件的阴极。
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- 2022-04-30 CN CN202210476760.4A patent/CN114823660A/zh not_active Withdrawn
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