CN216719955U - 一种具有esd保护的mosfet结构 - Google Patents

Abstract

本申请公开了一种具有ESD保护的MOSFET结构，属于半导体功率器件和半导体功率器件制造技术领域。该结构主要包括硅衬底；外延层，其生长在硅衬底上方；有源区，其形成在外延层的第一区域；以及ESD模块区，其形成在外延层的第二区域的沟槽内，用于对有源区进行静电保护，其中，ESD模块区的上表面与有源区的上表面大致平齐，形成第一表面。本申请能够在保证MOSFET的抗静电能力和抗过电压能力条件下，减小ESD模块区和有源区的台阶差，降低工艺难度，提高了芯片生产良率，改善元器件的性能。

Description

一种具有ESD保护的MOSFET结构

技术领域

本申请涉及功率器件和半导体功率器件制造技术领域，特别涉及一种具有ESD保护的 MOSFET结构。

背景技术

随着科技的发展和技术革新，在电路设计中对半导体功率器件的性能要求也越来越高，除了要考虑半导体功率器件的抗雪崩能力之外，还要保证半导体功率器件的防静电能力和抗过电压能力，为此工程师们在半导体功率器件中引入了ESD模块。但ESD模块的存在会导致ESD模块与半导体功率器件的有源区形成台阶差，这种台阶差会降低芯片生产良率、半导体功率器件的性能，影响半导体功率器件的稳定性。

在现有技术中通常采用局域平坦化工艺来减小台阶差,局域平坦化工艺对台阶差的减小程度有限，使用这种工艺制造方法经常发生芯片边缘位置孔形貌异常现象，从而导致芯片漏- 源漏电增大问题，或出现芯片边缘位置因发生光刻胶涂胶异常而导致ESD功能异常现象。

在现有技术中还会采用增大ESD区域与有源区域间距来减小台阶差，但此方法会减小半导体功率器件有源区面积占比，牺牲半导体功率器件性能。

在现有技术中还会采用全局平坦化工艺消除台阶差，但全局平坦化工艺成本高，大幅度增加生产成本。

实用新型内容

针对现有技术存在的问题，本申请主要提供一种具有ESD保护的MOSFET结构。

为了实现上述目的，本申请采用的一个技术方案是：提供一种具有ESD保护的MOSFET 结构，其包括：硅衬底；外延层，其生长在硅衬底上方；有源区，其形成在外延层的第一区域；以及ESD模块区，其形成在外延层的第二区域的沟槽内，用于对有源区进行静电保护；其中，ESD模块区的上表面与有源区的上表面大致平齐，形成第一表面。

本申请采用的另一个技术方案是：提供一种具有ESD保护的MOSFET结构制造方法，其包括：在硅衬底上方生长外延层；在外延层的第一区域形成有源区；以及利用ESD掩膜，通过蚀刻工艺在硅衬底的第二区域进行蚀刻得到沟槽；以及在沟槽内形成ESD模块区，用于对有源区进行静电保护；其中，ESD模块区的上表面与有源区的上表面大致平齐，形成第一表面。

本申请的技术方案可以达到的有益效果是：本申请设计了一种具有ESD保护的MOSFET 结构。该方法能够保证不减少有源区的面积占比的条件下，减小台阶差，提高了生产良率，提高了半导体功率器件的性能，降低了制造难度，保证了半导体功率器件的抗静电能力和抗过电压能力。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本申请一种具有ESD保护的MOSFET结构制造方法的一个具体实施方式的示意图；

图2是本申请一种具有ESD保护的MOSFET结构制造方法的台阶差的示意图；

图3是本申请一种具有ESD保护的MOSFET结构制造方法的沟槽的示意图；

图4是本申请一种具有ESD保护的MOSFET结构制造方法的形成ESD模块区的示意图；

图5是本申请一种具有ESD保护的MOSFET结构制造方法的形成栅极的示意图；

图6是本申请一种具有ESD保护的MOSFET结构制造方法的形成引出孔和层间介质层的示意图；

图7是本申请一种具有ESD保护的MOSFET结构制造方法的形成正面和背面金属的示意图；

图8是本申请一种具有ESD保护的MOSFET结构制造方法的形成栅极的另一个具体实施例的示意图；

图9是本申请一种具有ESD保护的MOSFET结构制造方法的沟槽的另一个具体实施例的示意图；

图10是本申请一种具有ESD保护的MOSFET结构制造方法的形成ESD模块区的另一个具体实施例的示意图；

图11是本申请一种具有ESD保护的MOSFET结构制造方法的形成引出孔和层间介质层的另一个具体实施例的示意图；

图12是本申请一种具有ESD保护的MOSFET结构制造方法的形成正面和背面金属的另一个具体实施例的示意图；

图13是本申请一种具有ESD保护的MOSFET结构的另一个具体实施方式的示意图；

图3至图12中的各部件标记如下，1-硅衬底，2-外延层，3-栅极沟槽，4-隔离介质层，5-ESD模块区，6-层间介质层，7-引出孔，8-正面金属，9-背面金属。

通过上述附图，已示出本申请的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

下面结合附图对本申请的较佳实施例进行详细阐述，以使本申请的优点和特征能更易于被本领域技术人员理解，从而对本申请的保护范围做出更为清楚明确的界定。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

沟槽MOSFET通常被应用于电机驱动和同步整流等方面作为电压驱动功率开关使用。沟槽MOSFET的工作场景使其既要防止静电造成的栅氧化层击穿，同时还要防止工作过程中产生的过电压施加到功率MOSFET的栅极上造成的功率器件的损坏。因此，在进行功率MOSFET的器件设计时，除了要考虑功率MOSFET的抗雪崩能力之外，还需努力提高功率MOSFET的抗静电能力和抗过电压能力，因此，需要在MOSFET上添加ESD模块区以保证其性能。但ESD模块区的加入会导致ESD模块区和MOSFET有源区产生如图2的台阶差。

本申请提供一种具有ESD保护的MOSFET结构及制造方法用于减少或消除如图2所示的台阶差。

图1示出了本申请一种具有ESD保护的MOSFET结构制造方法的一个具体实施方式。

该具体实施方式主要包括，S101，在硅衬底上方生长外延层；S102，在外延层的第一区域形成有源区；S103，利用ESD掩膜，通过蚀刻工艺在硅衬底的第二区域进行蚀刻得到沟槽；以及S104，在沟槽内形成ESD模块区，用于对有源区进行静电保护；其中，ESD模块区的上表面与有源区的上表面大致平齐，形成第一表面。

该具体实施方式，在不牺牲半导体功率器件性能的条件下，减小了ESD模块区与半导体功率器件的有源区之间的台阶差，降低了制造半导体功率器件的难度，提高了在生产制造半导体功率器件时的良率，改善了半导体功率器件的性能。

在本申请的一个具体实施例中，在硅衬底上淀积生长外延层，在外延层的第一区域通过蚀刻形成有源区，通过光刻或蚀刻等工艺在外延层的第二区域刻出具有一定深度的沟槽，在该沟槽内淀积第一预定厚度的隔离介质，使该隔离介质完全覆盖上述沟槽的底面，然后，在沟槽内的隔离介质之上淀积第二预定厚度的ESD多晶硅，向ESD多晶硅内掺入ESD离子，利用蚀刻工艺将完成掺杂的ESD多晶硅蚀刻到预定的厚度，使ESD模块区的上表面与有源区的上表面基本平齐。这是因为，理想情况下ESD模块区的上表面与有源区的上表面完全平齐，而由于工艺原因在实际应用中ESD模块的上表面与有源区的上表面无法完全平齐，只能使其在一定误差内保持平齐，该误差范围由工艺条件所限定、可以根据相关标准限定或者可以根据性能要求计算得到。其次，在外延层形成有源区和ESD模块区的顺序不影响本申请的具体实施，即形成有源区和ESD模块区的顺序在具体实施时可以根据需求进行调整。

该具体实施例，减小了ESD模块区与器件的有源区的台阶差，降低了制造难度，提高了芯片良率和芯片有源区的面积占比。

在图1所示的具体实施方式中，具有ESD保护的MOSFET结构制造方法主要包括步骤S101，在硅衬底上方生长外延层。

在本申请的一个具体实施例中，在硅衬底的表面上淀积预定厚度的外延层，用来优化PN 结的击穿电压、降低电阻以及在适中的电流强度下提高半导体功率器件的反应速度。且外延层的淀积厚度可以根据实际需求自行设置。

在图1所示的具体实施方式中，具有ESD保护的MOSFET结构制造方法还包括步骤S102，外延层的第一区域形成有源区。

在本申请的一个具体实施例中，在外延层的第一区域上，利用沟槽蚀刻、氧化处理、多晶硅淀积以及回刻处理形成MOSFET结构的有源区。且形成有源区和形成ESD区的顺序可以根据需求进行顺序调整。

该具体实施实例，提高了本申请的通用性，使本申请能够在更多的场景下应用。

在图1所示的具体实施方式中，具有ESD保护的MOSFET结构制造方法还包括步骤S103，利用ESD掩膜，通过蚀刻工艺在硅衬底的第二区域进行蚀刻得到沟槽。

在本申请的一个具体实施例中，根据ESD模块区的大小确定沟槽的深度，根据计算得到沟槽在外延层上的蚀刻位置，然后，利用规划好尺寸和形状的ESD掩膜(ESD MASK)在外延层上进行蚀刻得到预定深度的沟槽。

在本申请的一个具体实施例中，根据ESD模块区的大小确定沟槽的深度，根据经验得到沟槽在外延层上的蚀刻位置，然后，利用规划好尺寸和形状的ESD掩膜在外延层上进行蚀刻得到预定深度的沟槽。

该具体实施例，通过在ESD模块区构建沟槽减小了ESD模块区与有源区之间的台阶差，为提高生产良率、降低制造难度奠定基础。

在本申请的一个具体实施例中，利用规划好尺寸形状的ESD掩膜(ESD MASK)在外延层上的第二预定区域上，利用湿法蚀刻工艺蚀刻出预定深度沟槽；利用规划好尺寸形状的ESD 掩膜(ESD MASK)在外延层上的第二预定区域上，利用干法和湿法混合蚀刻工艺蚀刻出预定深度的沟槽优选的，利用湿法蚀刻工艺或干法和湿法混合蚀刻工艺对外延层进行硅蚀刻，且蚀刻深度为3000A至9000A之间。

该具体实施例，利用湿法蚀刻工艺或者干法和湿法混合蚀刻工艺构建沟槽，保证了蚀刻效率的高效性和蚀刻的准确度。

在图1所示的具体实施方式中，具有ESD保护的MOSFET结构制造方法还包括步骤S104，在沟槽内形成ESD模块区，用于对有源区进行静电保护；其中，ESD模块区的上表面与有源区的上表面大致平齐，形成第一表面。

在本申请的一个具体实施例中，根据经验得到ESD模块区的尺寸，利用蚀刻工艺，将ESD 模块区蚀刻到预定的尺寸；根据沟槽的深度和隔离介质的厚度计算得到ESD模块区的尺寸，利用蚀刻工艺将ESD模块区蚀刻到预定的尺寸。且，当ESD模块区的上表面与有源区的上表面之间的台阶差减少时，即可以达到提高具有ESD保护的MOSFET结构的性能的效果，本申请并不要求ESD模块区的上表面与有源区的上表面之间完全平齐。

该具体实施例，利用蚀刻工艺得到预定大小的ESD模块区，使MOSFET的结构更加合理，性能更加良好。

在本申请的一个具体实施例中，步骤S104还包括，在沟槽内淀积ESD多晶硅，并对ESD 多晶硅进行掺杂；以及对ESD多晶硅进行蚀刻得到ESD模块区。

在本申请的一个具体实例中，在ESD模块区的沟槽内先后淀积第一预定厚度的隔离介质以及第二预定厚度的ESD多晶硅，并利用注入或扩散等方法向ESD多晶硅中掺入ESD离子。

在本申请的一个具体实例中，根据ESD模块区的大小和沟槽的深度，在沟槽内淀积预定厚度的隔离介质；根据经验，在ESD模块区的沟槽内淀积预定厚度的隔离介质；

在本申请的一个具体实施例中，在隔离介质上，根据经验淀积预定厚度的ESD多晶硅；在隔离介质上，根据ESD模块区沟槽的深度和隔离介质的厚度，淀积预定厚度的ESD多晶硅；

在本申请的一个具体实施例中，向淀积的ESD多晶硅中注入离子化的ESD杂质元素，以完成对ESD多晶硅的掺杂处理，并对完成掺杂的ESD多晶硅进行蚀刻得到预定厚度的ESD 模块区。

该具体实施例，通过在沟槽内淀积隔离介质和ESD多晶硅，减少了ESD模块区与有源区的台阶差。

在本申请的一个具体实施例中，步骤S104还包括，在沟槽内淀积ESD多晶硅之前，在沟槽内预先淀积隔离介质。

优选的，使用SiO2材料隔离介质或者SiO2和SiN混合材料隔离介质淀积形成隔离介质，使隔离效果更加好。

在本申请的一个具体实施例中，步骤S104还包括，在第一表面上淀积层间介质层；在层间介质层上形成正面金属层；在硅衬底的下表面上形成背面金属层，其中，层间介质层用于隔绝有源区及ESD模块区与正面金属层之间的电连接。

在本申请的一个具体实施例中，步骤S104还包括，对正面金属层进行钝化处理和减薄处理。

该具体实施例，防止了正面金属的表面污染和器件的散热效果，使器件更加方便封装。

在实际应用时，在外延层上生成有源区和生成ESD模块区的顺序可以根据实际需求进行调整，下面根据具体的两个实施例说明顺序的调整方法。

在本申请的一个具体实施例中，在形成ESD模块区之后，在外延层的第一区域依次进行沟槽蚀刻、栅极氧化、栅极多晶硅淀积以及栅极回刻形成栅极；在具有ESD模块区以及栅极的第一表面之上淀积层间介质，并在中间介质中形成引出孔；以及，在层间介质层上形成正面金属层；在硅衬底的下表面上形成背面金属层，并对正面金属层进行钝化工艺处理以及减薄工艺处理得到具有ESD保护的MOSFET沟槽结构。

如图3所示，在外延层的第二预定区域上利用规划好形状和大小的ESD掩膜蚀刻出沟槽，在MOSFET的ESD模块区的沟槽内淀积第一预定厚度的隔离介质，且隔离介质材质为SiO2，或为SiO2与SiN混合物，得到如图4中的4表示的隔离介质层。在隔离介质层上淀积ESD多晶硅，直至达到第二预定厚度。利用注入或扩散等方法将杂质元素离子化后掺入ESD多晶硅内得到如图4中的5所示的ESD模块区。优选的，ESD多晶硅的淀积厚度为4000A至 8000A。如图5，利用蚀刻工艺在外延层的第一区域进行沟槽蚀刻形成栅极沟槽，然后进行栅极氧化处理、多晶硅淀积处理和回刻处理形成如图5中3所示的栅极，该栅极即为有源区。优选的，栅极沟槽的深度为0.6um至2.5um，栅氧化层厚度为150A至1000A。如图6，淀积形成如图6中6所示的层间介质层。形成贯通层间介质层以及末端深入到外延层内部中的引出孔，并形成贯通层间介质层以及末端深入到ESD模块的引出孔。其中，引出孔对应图6中的模块7。形成如图7中8所示的正面金属层和9所示的背面金属层，对正面金属层进行钝化和减薄处理，得到具有ESD保护的MOSFET沟槽结构。

在本申请的一另个具体实施例中，在外延层的第二预定区域，依次进行沟槽蚀刻、栅极氧化、栅极多晶硅淀积以及栅极回刻形成栅极；以及，在对完成掺杂的ESD多晶硅进行蚀刻得到预定尺寸的ESD模块之后形成ESD模块区，在第一表面之上淀积层间介质层，并在层间介质层中形成引出孔；在层间介质层上形成正面金属层；在硅衬底的下表面上形成背面金属层，并对正面金属层进行钝化工艺处理以及减薄工艺处理得到具有ESD保护的MOSFET沟槽结构。

在本申请的一个具体实例中，如图8所示，在外延层上进行沟槽蚀刻、栅极氧化、多晶硅淀积和回刻处理形成栅极。且栅极沟槽的深度为0.6um至2.5um之间，栅极氧化层厚度为 150A至1000A之间。

如图9，利用规划好形状和尺寸的ESD掩膜在外延层上对第二区域进行硅蚀刻形成沟槽，优选的，采用干法蚀刻工艺、湿法蚀刻工艺或干法和湿法混合蚀刻工艺对第二区域进行硅蚀刻，且蚀刻深度为3000A至10000A之间。

如图10，在沟槽内淀积材质为SiO2或SiO2与SiN混合材质的隔离介质，在隔离介质之上淀积预定厚度的ESD多晶硅，向ESD多晶硅内掺入杂质元素ESD离子并进行蚀刻得到ESD模块区，其中ESD模块区的淀积厚度为4000A至9000A之间。

如图11，淀积形成层间介质层。形成贯通层间介质层以及末端深入到外延层内部中的引出孔，并形成贯通层间介质层以及末端深入到ESD模块区的内部中的引出孔。

如图12，形成正面金属和背面金属，并对正面金属进行钝化和减薄处理，得到具有ESD 保护的MOSFET结构。

该具体实施例，利用在ESD模块区生成沟槽减少ESD模块区与有源区之间的台阶差，提高了具有ESD保护的MOSFET结构的性能，提高了生产具有ESD保护的MOSFET结构的良率，降低了生产具有ESD保护的MOSFET结构的工艺难度，节约了成本，同时使本申请适用于范围更加广泛。

图13示出了本申请一种具有ESD保护的MOSFET结构的具体实施方式。

在该具体实施方式中，具有ESD保护的MOSFET结构主要包括：1301，硅衬底；

1302，外延层，其生长在硅衬底上方；

1303，有源区，其形成在外延层的第一区域；以及

1304，ESD模块区，其形成在外延层的第二区域的沟槽内，用于对有源区进行静电保护；

其中，ESD模块区的上表面与有源区的上表面大致平齐，形成第一表面。

该具体实施方式，减少或消除了半导体功率器件中ESD模块和有源区的台阶差，提高了半导体功率器件的性能，降低了半导体功率器件消除台阶差的制造难度。

在本申请的一个具体实施例中，具有ESD保护的MOSFET结构还包括，隔离介质层，其形成在沟槽与ESD模块区之间。

该具体实施例，通过形成隔离介质层，隔离了ESD模块区和外延层的电交流，使半导体功率器件能够正常的进行工作。

在本申请的一个具体实施例中，具有ESD保护的MOSFET结构还包括，正面金属层，其形成在外延层上方；层间介质层，其位于第一表面与正面金属层之间，用于隔绝有源区及ESD模块区与正面金属层之间的电连接；以及背面金属层，其贴合于硅衬底的下表面。

在本申请的一个具体实例中，在层间介质层的第一区域通过蚀刻等工艺处理得到栅极，且栅极沟槽的深度为0.6um至2.5um之间。

该具体实施例，使晶体管能够更好的工作，性能更加良好。

在本申请的一个具体实施例中，具有ESD保护的MOSFET结构还包括，沟槽的深度取值范围为3000A～10000A。

在本申请的一个具体实例中，根据ESD模块区的厚度，确定ESD模块区沟槽的深度；根据ESD模块区的厚度和隔离介质层的厚度，确定ESD模块区沟槽的深度；根据经验值估算出ESD模块区沟槽的深度；根据半导体功率器件的尺寸，计算得到ESD模块区沟槽的深度。

该具体实施例，使本申请能够适用于更多类型的半导体功率器件，使本申请的通用性更强。

在本申请的一个具体实施例中，具有ESD保护的MOSFET结构还包括，ESD模块区的厚度的取值范围为4000A～9000A。

在本申请的一个具体实例中，根据ESD模块区的沟槽深度，确定ESD模块区的厚度；根据ESD模块区的沟槽深度和隔离介质层的厚度，确定ESD模块区的厚度、根据经验值估算出ESD模块区的厚度、根据半导体功率器件的尺寸计算得到ESD模块区的厚度。

该具体实施例，能够保证消除ESD模块和有源区的台阶差的效果更加良好。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (5)

1.一种具有ESD保护的MOSFET结构，包括，

硅衬底；

外延层，其生长在所述硅衬底上方；

有源区，其形成在所述外延层的第一区域；

以及ESD模块区，其形成在所述外延层的第二区域的沟槽内，用于对所述有源区进行静电保护；

其中，所述ESD模块区的上表面与所述有源区的上表面大致平齐，形成第一表面。

2.根据权利要求1所述的具有ESD保护的MOSFET结构，其特征在于，还包括，

隔离介质层，其形成在所述沟槽与所述ESD模块区之间。

3.根据权利要求1所述的具有ESD保护的MOSFET结构，其特征在于，还包括，

正面金属层，其形成在所述外延层上方；

层间介质层，其位于所述第一表面与所述正面金属层之间，用于隔绝所述有源区及所述ESD模块区与所述正面金属层之间的电连接；以及

背面金属层，其贴合于所述硅衬底的下表面。

4.根据权利要求1所述的具有ESD保护的MOSFET结构，其特征在于，

所述沟槽的深度取值范围为3000A～10000A。

5.根据权利要求4所述的具有ESD保护的MOSFET结构，其特征在于，

所述ESD模块区的厚度的取值范围为4000A～9000A。

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