CN114747001A - 半导体器件 - Google Patents

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Abstract

提供一种可以减小尺寸并且包括珀耳帖元件的半导体器件。该半导体器件包括半导体基板和面向该半导体基布置的珀耳帖元件。该珀耳帖元件具有第一基板和布置在第一基板与半导体基板之间的热电半导体。该半导体基板具有设置在面向该第一基板的表面侧的第一电极。该第一基板具有设置在面向该半导体基板的表面侧的第二电极。第一电极和第二电极均连接至热电半导体。

Description

半导体器件
技术领域
本公开涉及一种半导体器件。
背景技术
作为用于冷却固态图像捕获元件的手段，已知包含珀耳帖元件的气密密封封装件(例如，参考专利文献1)。在专利文献1中公开的气密密封封装件中，珀耳帖元件布置在固态图像捕获元件和基底面的突出部之间。
现有技术文献
专利文献
专利文献1：日本专利公开号2003-258221
发明内容
[本发明要解决的技术问题]
如专利文献1所公开的气密密封封装那样，在固体图像捕获元件的一面侧布置有珀耳帖元件的半导体器件与未布置珀耳帖元件的半导体器件相比，厚度方向的尺寸大。在具备珀耳帖元件的半导体器件中，希望减小厚度方向的尺寸(以下被称为小型化)。
本发明是鉴于上述情况而完成的，其目的在于提供一种具备珀耳帖元件并且可以实现小型化的半导体器件。
[问题的解决方案]
本发明的一方面是一种半导体器件，包括：半导体基板；以及珀耳帖元件，该珀耳帖元件与该半导体基板相对地布置，珀耳帖元件具有第一基板和设置在第一基板与半导体基板之间的热电半导体，半导体基板具有设置在与第一基板相对的表面侧上的第一电极，第一基板具有设置在与半导体基板相对的表面侧上的第二电极，第一电极和第二电极均连接至热电半导体。
由此，该半导体基板还可以用作珀耳帖元件的第二基板(作为在第一基板的反面夹持热电半导体而配置的基板，即，作为与第一基板一起夹持热电半导体的基板)。珀耳帖元件可以与半导体基板集成，并且可以减少用于半导体器件的组件数量。由此，可以减小半导体器件的厚度(减小外形)，并且可以实现半导体器件的小型化。另外，通过集成半导体基板和珀耳帖元件，从半导体基板到珀耳帖元件的散热效率提高。由此，珀耳帖元件可以提高对半导体基板的冷却性能。
本发明的另一方面在于一种半导体器件，包括：半导体基板；布线基板，面向半导体基板；以及珀耳帖元件，布置在半导体基板与布线基板之间，该珀耳帖元件具有第二基板和设置在布线基板与第二基板之间的热电半导体，该第二基板具有设置在面向布线基板的表面侧上的第一电极，该布线基板具有设置在面向第二基板的表面侧上的第二电极，该第一电极和该第二电极均与热电半导体连接。
由此，布线基板也可以作为珀耳帖元件的第一基板(在第二基板的反面侧夹持热电半导体而配置的基板、即与第二基板一起夹持热电半导体的基板)发挥作用。可以集成珀耳帖元件与布线基板，并且可以减少半导体器件的部件数量。由此，可以减小半导体器件的厚度(减小外形)，并且可以实现半导体器件的小型化。另外，通过集成珀耳帖元件与布线基板，珀耳帖元件对布线基板的散热效率提高。由此，珀耳帖元件可以提高对半导体基板的冷却性能。
本发明的另一方面在于半导体器件包括：半导体基板；布线基板，面向半导体基板；以及珀耳帖元件，布置在半导体基板与布线基板之间，该珀耳帖元件具有设置在半导体基板与布线基板之间的热电半导体，该半导体基板具有设置在面向布线基板的表面侧上的第一电极，该布线基板具有设置在面向半导体基板的表面侧上的第二电极，该第一电极和该第二电极均与热电半导体连接。
由此，布线基板也可以用作珀耳帖元件的第一基板，而半导体基板也用作珀耳帖元件的第二基板。可以集成半导体基板、珀耳帖元件和布线基板，并且可以减少用于半导体器件的部件数量。由此，可以减小半导体器件的厚度(减小外形)，并且可以实现半导体器件的小型化。另外，通过集成半导体基板、珀耳帖元件和布线基板，从半导体基板到布线基板的热排放效率提高。由此，珀耳帖元件可以提高对半导体基板的冷却性能。
附图说明
图1是示出根据本公开的第一实施方式的半导体器件的配置的示例的平面图。
图2是示出根据本公开的第一实施方式的半导体器件的配置的示例的截面图。
图3是示出根据本公开的第一实施方式的珀耳帖元件的配置示例的横截面图。
图4A是示出根据本公开的第一实施方式的半导体器件的制造方法的截面图。
图4B是示出根据本公开的第一实施方式的半导体器件的制造方法的截面图。
图4C是示出根据本公开的第一实施方式的半导体器件的制造方法的截面图。
图4D是示出根据本发明的第一实施方式的半导体器件的制造方法的截面图。
图4E是示出根据本公开的第一实施方式的半导体器件的制造方法的截面图。
图5是示出根据本公开的第一实施方式的第一变形例的半导体器件的配置的示例的截面图。
图6A是按步骤顺序示出根据本公开的第一实施方式的第一变形例的半导体器件的制造方法的截面图。
图6B是按步骤顺序示出根据本公开的第一实施方式的第一变形例的半导体器件的制造方法的截面图。
图6C是按步骤顺序示出根据本公开的第一实施方式的第一变形例的半导体器件的制造方法的截面图。
图6D是按步骤顺序示出根据本公开的第一实施方式的第一变形例的半导体器件的制造方法的截面图。
图6E是按步骤顺序示出根据本公开的第一实施方式的第一变形例的半导体器件的制造方法的截面图。
图7是示出根据本公开的第一实施方式的第二变形例的半导体器件的配置的示例的截面图。
图8A是按步骤顺序示出根据本公开的第一实施方式的第二变形例的半导体器件的制造方法的截面图。
图8B是按步骤顺序示出根据本公开的第一实施方式的第二变形例的半导体器件的制造方法的截面图。
图8C是按步骤顺序示出根据本公开的第一实施方式的第二变形例的半导体器件的制造方法的截面图。
图8D是按步骤顺序示出根据本公开的第一实施方式的第二变形例的半导体器件的制造方法的截面图。
图9是示出根据本公开的第一实施方式的第三变形例的半导体器件的配置的截面图。
图10A是按步骤顺序示出根据本公开的第一实施方式的第三变形例的半导体器件的制造方法的截面图。
图10B是按步骤顺序示出根据本公开的第一实施方式的第三变形例的半导体器件的制造方法的截面图。
图10C是按步骤顺序示出根据本公开的第一实施方式的第三变形例的半导体器件的制造方法的截面图。
图10D是按步骤顺序示出根据本公开的第一实施方式的第三变形例的半导体器件的制造方法的截面图。
图11是示出根据本公开的第一实施方式的第四变形例的半导体器件的配置的截面图。
图12A是按步骤顺序示出根据本公开的第一实施方式的第四变形例的半导体器件的制造方法的截面图。
图12B是按步骤顺序示出根据本公开的第一实施方式的第四变形例的半导体器件的制造方法的截面图。
图12C是按步骤顺序示出根据本公开的第一实施方式的第四变形例的半导体器件的制造方法的截面图。
图12D是按步骤顺序示出根据本公开的第一实施方式的第四变形例的半导体器件的制造方法的截面图。
图12E是按步骤顺序示出根据本公开的第一实施方式的第四变形例的半导体器件的制造方法的截面图。
图12F是按步骤顺序示出根据本公开的第一实施方式的第四变形例的半导体器件的制造方法的截面图。
图13是示出根据本公开的第一实施方式的第五变形例的半导体器件的配置的截面图。
图14是示出根据本公开的第一实施方式的第五变形例的导电体的布置的平面图。
图15是示出根据本公开的第一实施方式的第六变形例的半导体器件的配置的截面图。
图16是示出根据本公开的第一实施方式的第七变形例的半导体器件的配置的截面图。
图17是示出根据本公开的第一实施方式的第八变形例的半导体器件的配置的截面图。
图18是示出根据本公开的第一实施方式的第九变形例的半导体器件的配置的截面图。
图19是示出根据本公开的第一实施方式的第十变形例的半导体器件的配置的截面图。
图20是示出根据本公开的第一实施方式的第十一变形例的半导体器件的配置的截面图。
图21是示出根据本公开的第二实施方式的半导体器件的配置的示例的截面图。
图22A是示出根据本公开的第二实施方式的半导体器件的制造方法的截面图。
图22B是示出根据本公开的第二实施方式的半导体器件的制造方法的截面图。
图22C是示出根据本公开的第二实施方式的半导体器件的制造方法的截面图。
图22D是示出根据本公开的第二实施方式的半导体器件的制造方法的截面图。
图23是示出根据本公开的第二实施方式的第一变形例的半导体器件的配置的截面图。
图24A是按步骤顺序示出根据本公开的第二实施方式的第一变形例的半导体器件的制造方法的截面图。
图24B是按步骤顺序示出根据本公开的第二实施方式的第一变形例的半导体器件的制造方法的截面图。
图24C是按步骤顺序示出根据本公开的第二实施方式的第一变形例的半导体器件的制造方法的截面图。
图24D是按步骤顺序示出根据本公开的第二实施方式的第一变形例的半导体器件的制造方法的截面图。
图25是示出根据本公开的第二实施方式的第二变形例的半导体器件的配置的截面图。
图26是示出根据本公开的第三实施方式的半导体器件的配置示例的截面图。
图27是示出根据本公开的第三实施方式的变形例的半导体器件的配置的截面图。
具体实施方式
下面参考附图描述根据本公开的实施方式。在以下说明中参照的附图中，对相同或类似的部分附加相同或类似的附图标记。然而，应注意，附图是示意性的并且在厚度、平面尺寸、各层的厚度比率等之间的关系上与实际不同。因此，具体厚度或尺寸应参考以下描述来确定。另外，在附图相互之间当然也存在彼此的尺寸关系、比率不同的部分。
此外，在以下描述中的方向的定义(诸如，上下方向)仅是为了便于描述的定义，并且不限制本公开的技术概念。例如，不用说，如果在旋转90°之后观察目标，则上和下被读作转换后的左和右，并且如果在旋转180°之后观察目标，则上和下被颠倒地读。
此外，以下描述可以通过使用术语X轴方向、Y轴方向和Z轴方向来描述方向。例如，Z轴方向是下面描述的半导体基板11的厚度方向，并且是半导体基板11的底面11a的法线方向。X轴方向和Y轴方向是与Z轴方向正交的方向。X轴方向、Y轴方向和Z轴方向彼此正交。此外，在以下描述中，“平面图”意味着从Z轴方向观察。
<第一实施方式>
(配置)
图1是示出根据本公开第一实施方式的半导体器件100的配置的示例的平面图。图2是示出根据本公开的第一实施方式的半导体器件100的配置的示例的截面图。图2示出由沿着图1的X1-X’1线切割而产生的截面。图1和图2所示的半导体器件100例如是传感器装置，并且设置有传感器元件10和珀耳帖元件30。
传感器元件10例如是互补金属氧化物半导体(CMOS)图像传感器或电荷耦合器件(CCD)图像传感器。传感器元件10可以被称为传感器芯片。传感器元件10具有：半导体基板11；设置在半导体基板11的底面11a侧上的第一电极12；设置在半导体基板11的顶面11b侧上的外部连接端子14；设置在半导体基板11内部的多个层中的多个布线13；设置在半导体基板11的顶面11b上的滤色器层15；以及设置在滤色器层15上的微透镜层16。半导体基板11例如为硅基板。第一电极12包括例如铜(Cu)或具有Cu作为主要成分的Cu合金。
传感器元件10在配置有滤色器层15和微透镜层16的像素区域AR1中使用光电转换来检测光。由传感器元件10检测的光不限于可见光并且例如可以是红外线或紫外线。
外部连接端子14设置在像素区域AR1的外部。外部连接端子14例如是焊盘、与外部连接端子14连接的诸如金线的布线。外部连接端子14经由设置在半导体基板内部的布线13与珀耳帖元件30连接。例如，传感器元件10具有一对外部连接端子14。一对外部连接端子14中的一外部连接端子14用作对珀耳帖元件30施加正电位的正极侧端子，另一个外部连接端子14用作对珀耳帖元件30施加接地电位或负电位的负极侧端子。当在对该外部连接端子14上施加电压时，电流从一外部连接端子14通过下文珀耳帖元件30中的热电半导体33流入另一外部连接端子14。
珀耳帖元件30具有下基板31(本公开中的“第一基板”的示例)和设置在该下基板31与半导体基板11之间的热电半导体33。下基板31例如是陶瓷基板。下基板31具有设置在面向半导体基板11的顶面31b侧上的第二电极32。配置有热电半导体33的区域AR2在俯视时与像素区域AR1重叠。例如，在俯视观察时配置有热电半导体33的区域AR2与像素区域AR1和该像素区域AR1的外围区域AR3重叠。例如，每个第二电极32包括Cu或Cu合金。
在半导体器件100中，半导体基板11上的第一电极12和下基板31上的第二电极32均连接至热电半导体33。半导体基板11不仅用作半导体器件100的基板，而且还用作珀耳帖元件30的上基板(作为在下基板31的相反侧夹持热电半导体33而配置的基板，即，与下基板31一起夹持热电半导体33的基板)。
图3是示出根据本公开的第一实施方式的珀耳帖元件30的配置的示例的截面图。如图3所示，热电半导体33具有多个P型热电半导体34和多个N型热电半导体35。P型热电半导体34和N型热电半导体35分别设置在半导体基板11与下基板31之间。P型热电半导体34和N型热电半导体35通过以置于其间的间隔在一个方向上交替排列而布置。
半导体基板11上的第一电极12连接至P型热电半导体34的上端和N型热电半导体35的上端。下基板31上的第二电极32连接到P型热电半导体34的下端和N型热电半导体35的下端。P型热电半导体34和N型热电半导体35经由半导体基板11上的第一电极12和下基板31上的第二电极32交替地串联连接。
如图3所示，在珀耳帖元件30中，当直流电流从N型热电半导体35流动时，半导体基板11吸收热T1(吸热)，并且下基板31排出热T2(散热)。珀耳帖元件30可以将在传感器元件10中产生的热经由下基板31释放到半导体器件100的外部。
接下来，给出关于图1和图2中示出的半导体器件100的制造方法的描述。注意，各种装置(诸如用于形成第一电极12的装置、用于附接热电半导体33的装置和布线接合装置)用于制造半导体器件100。在本公开的实施方式中，这些装置统称为制造装置。另外，由制造装置执行的至少一部分工作可由工人执行。
(制造方法)
图4A至图4E是示出根据本发明第一实施方式的半导体器件100的制造方法的截面图。如图4A所示，制造装置制造传感器晶圆10’。传感器晶圆10’是尚未被切片的基板，在其上已经形成了传感器元件10的多个单元。要注意的是，在图4A中的步骤中，未形成第一电极12(参照图2)。在下面描述的图4C中的步骤中形成第一电极12。
接下来，如图4B所示，制造装置将支撑基板21粘贴到半导体基板11的顶面11b侧上。通过支撑基板21，保护包括滤色器层15和微透镜层16的半导体基板11的顶面11b侧。
接着，如图4C所示，制造装置将半导体基板11水平反转，以使半导体基板11的底面11a侧朝向上方，在半导体基板11的底面11a侧形成第一电极12。例如，该制造装置使用气相沉积、溅射或CVD在半导体基板11的底面11a侧上形成铜(Cu)膜。接着，利用光刻法在Cu膜上形成规定形状的抗蚀剂图案。接着，制造装置以抗蚀剂图形为掩模对Cu膜进行蚀刻。由此，制造装置由Cu膜形成第一电极12。可选地，制造装置可以使用剥离方法来从Cu膜形成第一电极12。该制造装置可以通过任意定义的方法形成第一电极12。
接下来，如图4D所示，制造装置将P型热电半导体34和N型热电半导体35附接到第一电极12上。例如，制造装置将预先粘贴有P型热电半导体34和N型热电半导体35的薄片按压到半导体基板11的底面11a侧，使P型热电半导体34和N型热电半导体35分别与第一电极12接合，随后仅去除薄片，由此将P型热电半导体34和N型热电半导体35附接到第一电极12。此外，制造装置可以通过另一种方法将P型热电半导体34和N型热电半导体35附接至第一电极12上。例如，每个P型热电半导体34和N型热电半导体35可一次一个附接到第一电极12上。
接下来，如图4E所示，制造装置面向下基板31的顶面31b侧，并分别将下基板31上的第二电极32与P型热电半导体34和N型热电半导体35连接。接下来，制造装置切割传感器晶圆10’和下基板31以单个化每个半导体器件100。接着，制造装置使支承基板21从半导体基板11的顶面11b侧剥离。通过上述步骤，完成了图1和图2所示的半导体器件100。
如上所述，本发明的第一实施方式的半导体器件100具设置有半导体基板11和面向该半导体基板11布置的珀耳帖元件30。珀耳帖元件30具有下基板31和设置在下基板31与半导体基板11之间的热电半导体33。半导体基板11具有设置在面向下基板31的底面11a上的第一电极12。下基板31具有设置在面向半导体基板11的顶面31b侧上的第二电极32。第一电极12和第二电极32均连接至热电半导体33。例如，热电半导体33具有多个P型热电半导体34和多个N型热电半导体35。P型热电半导体34和N型热电半导体35经由第一电极12和第二电极32交替地串联连接。
由此，半导体基板11也可以用作珀耳帖元件30的上基板(作为在下基板31的相反侧夹持热电半导体33而配置的基板，即，作为与下基板31一起夹持热电半导体33的基板)。可以将珀耳帖元件30与半导体基板11集成，并且可以减少半导体器件100的组件数量。由此，可以使半导体器件100的厚度变薄(减小外形)，可以使半导体器件100小型化。
另外，通过集成半导体基板11与珀耳帖元件30，从半导体基板11向珀耳帖元件30的排气效率提高。因为在半导体基板11与珀耳帖元件30之间不存在用于支撑热电半导体33的基板(上基板)，所以以良好的效率执行从半导体基板11到珀耳帖元件30的热排放。由此，珀耳帖元件30可以提高对半导体基板11的冷却性能。
另外，输入到珀耳帖元件30的电流和从珀耳帖元件30输出的电流是通过与外部连接端子14连接的金线、以及向半导体基板11的外部导出的专用的珀耳帖元件引出布线等布线进行的。由于不需要专用的珀耳帖元件引出布线，所以可以进一步减小空间。由此，可以使半导体器件100进一步小型化。
另外，不需要珀耳帖元件30用的上基板和用于将专用的珀耳帖元件引出布线和上基板与半导体基板接合的粘合剂，可以减少部件数量。由此，可以解决半导体器件100的成本降低。
此外，因为在半导体基板11与热电半导体33之间不存在粘合树脂或上基板，所以可以抑制半导体基板11的翘曲。换言之，通常的树脂具有比粘合剂基底材料或设备更高的线膨胀系数，并且因此膨胀/收缩并且根据温度经历弹性模量的变化。因此，通常的树脂可能是引起半导体基板11翘曲的原因。然而，因为在半导体器件100中的半导体基板11与热电半导体33之间不存在粘合树脂，所以可以抑制半导体基板11的翘曲。
(第一变形例)
图5是示出根据本公开第一实施方式的第一变形例的半导体器件100A的配置的示例的截面图。如图5所示，半导体器件100A中的半导体基板11可设置有在其厚度方向上穿透半导体基板11的贯通电极22(本公开中的“第一贯通电极”的示例)。贯通电极22在半导体基板11的底面11a与顶面11b之间贯通。贯通电极22例如由诸如Cu的金属构成。
另外，贯通电极22可以用作用于向珀耳帖元件30施加电位的外部连接端子。例如，传感器元件10具有设置在位于像素区域AR1(参照图1)的外侧的外围区域AR3(参照图1)中的一对贯通电极22。贯通电极22的上端用作在半导体基板11的顶面11b侧露出的焊垫。诸如金线的布线连接至焊盘。贯通电极22的下端连接至传感器元件10中的第一电极12。即使采用这样的配置，半导体器件100A也实现与上述半导体器件100类似的效果。
应注意，即使在图5中示出了半导体器件100A，但也可以独立于贯穿电极22设置如图2中示出的外部连接端子14。此外，虽然在图5中未示出，但是布线13可以设置在半导体基板11的内部。
接着，对图5所示的半导体器件100A的制造方法进行说明。图6A至图6E是按步骤顺序示出根据本公开第一实施方式的第一变形例的半导体器件100A的制造方法的截面图。在图6A中，该方法与参考图4A和图4B所描述的在用于将支撑基板21粘贴至半导体基板11的顶面11b侧的步骤以前的制造方法相同。
在粘贴支撑基板21之后，如图6B所示，制造装置水平反转半导体基板11，使得半导体基板11的底面11a侧朝上。然后，制造装置从半导体基板11的底面11a侧形成在半导体基板11的底面11a与顶面11b之间贯通的贯通孔(通孔)H1。接着，制造装置在贯通孔H1内形成贯通电极22。接着，如图6C所示，制造装置在半导体基板11的底面11a侧上形成第一电极12。贯通电极22的下端(图6C中的上侧端)由第一电极12覆盖。
在这之后的步骤与参考图4D和图4E描述的制造方法相同。如图6D所示，制造装置将P型热电半导体34和N型热电半导体35附接到第一电极12上。接下来，如图6E所示，制造装置朝下面向下基板31的顶面31b侧，并分别将下基板31上的第二电极32与P型热电半导体34和N型热电半导体35连接。接下来，制造装置切割传感器晶圆10’和下基板31以单个化每个半导体器件100A。接着，制造装置使支承基板21从半导体基板11的顶面11b侧剥离。通过上述步骤，完成了图5中所示的半导体器件100A。
(第二变形例)
图7是示出根据本公开第一实施方式的第二变形例的半导体器件100B的配置的示例的截面图。如图7所示，半导体器件100B设置有封装体50和附接至该封装体50的顶面侧的盖60。根据封装体50和盖体60，构成用于气密地容纳和密封传感器元件10和珀耳帖元件30的封装体70。
在半导体器件100B中，在半导体基板11的顶面111b侧设置有用于与传感器元件10连接的焊盘P1。引线23接合到每个焊盘P1。对于传感器元件10，电源或信号的输入和输出经由焊盘P1和引线23是可行的。
在下基板11的顶面111b侧设置有用于向珀耳帖元件30输入电流和从珀耳帖元件30输出电流的焊盘P2。焊盘P2连接至设置在下基板11的顶面111b侧上的第二电极32。此外，引线123接合至每个焊盘P2。电流通过引线123和焊盘P2施加到珀耳帖元件30。
例如，焊盘P1和焊盘P2包括铝(Al)、以Al作为主要成分的Al合金、铜(Cu)、或者以Cu作为主要成分的Cu合金。布线32和132例如是金线。
封装体50具有底部51和壁52，珀尔帖元件30的下基板31经由晶片键合材料24附接到该底部51上，该壁52设置在底部51的周围。例如，底部51和壁52一体形成。传感器元件10和珀耳帖元件30设置在空间53中，该空间53位于封装件70内部并且被底部51和壁52包围。在半导体器件100B中，例如，封装体50包括陶瓷。
盖60包括透射由传感器元件10检测到的光的材料，并且包括例如半透明玻璃材料或半透明树脂。盖60可具有框架(未示出)，该框架无间隙地结合至封装体50的壁。框架包括例如陶瓷或金属。
在底部51的顶面51b侧设有分别与例如金线的引线23、123的端部连接的焊盘(未示出)。与引线23连接的焊盘和与引线123连接的焊盘彼此远离并且彼此电分离。此外，多条布线(未示出)以多层的方式设置在底部51的内部。这些布线连接至设置在底部的顶面51b侧上的焊盘，并且连接至设置在底部51的底面51a侧上的多个端子(未示出)。设置在底部51的底面51a侧上的多个端子可以是在底面51a的法线方向上突出的针形端子或者可以是球形端子。传感器元件10中的贯通电极22经由引线23、设置在底部51的顶面51b侧上的焊盘、设置在底部51的内部的布线以及设置在底部的底面51a侧上的端子被引出到封装体70的外部。
在半导体器件100B中，传感器元件10和珀耳帖元件30以气密方式布置和密封在封装件70内的空间53中。由此，半导体器件100B可以抑制附接于传感器元件10的异物，可以降低该异物对传感器元件10的动作产生影响的可能性。
接着，对图7所示的半导体器件100B的制造方法进行说明。图8A至图8D是按步骤顺序示出根据本公开第一实施方式的第二变形例的半导体器件100B的制造方法的截面图。对于图8A，该方法与参考图6A至图6E所描述的在将热电半导体33附接至半导体基板11的底面11a侧、通过切割使每个半导体器件100A单片化、并且随后拆卸支撑基板21的步骤以前的制造方法相同。在用于分离支撑基板21的步骤之前或之后，如图8B所示，制造装置在封装体50的底部51的顶面51b侧涂覆晶片键合材料24。
接着，如图8C所示，制造装置经由晶片键合材料24将下基板31附接至底部51的顶面51b侧。接着，制造装置通过引线23将传感器元件10上的焊垫P1与设置在底部51的顶面51b侧的焊垫(未示出)连接。此外，设置在下基板31的顶面31b侧上的焊垫和设置在底部51的顶面51b侧上的焊垫(未示出)通过引线123连接。接下来，如图8D所示，制造装置通过诸如缝焊(seam welding)的方式将盖60附接至封装体50，处于盖60与封装体50的壁52相互对准的状态。由此，盖60与封装体50之间的空间53以气密方式被密封。
缝焊是一种电阻焊接，并且是一种通过使用辊电极并在施加压力的同时旋转电极并使辊电极通电来连续焊接的方法。通过使设置有缝焊装置的腔室具有干燥空气、氮气或真空气氛等，该步骤使得封装件内部的气氛(换言之，空间53)可以保持为干燥空气、氮气或真空。注意，在本公开的实施方式中，盖60和封装体50的接合不限于缝焊。盖60和封装体50的接合可以是例如使用粘合剂的接合。通过上述步骤，完成了图7所示的半导体器件100B。
(第三变形例)
图9是示出根据本公开的第一实施方式的第三变形例的半导体器件100C的配置的截面图。对于图9中所示的半导体器件100C，与图7中所示的半导体器件100B的不同之处在于封装体50的结构。构成半导体器件100C的封装体50具有底部51和壁52A，在底部51上经由晶片键合材料24安装有珀耳帖元件30的下基板31，壁52A配置在底部51的周围。底部51和壁52A单独地形成，例如由互不相同的材料构成。例如，底部51包括陶瓷，而壁52A包括树脂或金属。底部51和壁52A例如经由粘合剂(未示出)彼此连接。
半导体器件100C实现与半导体器件100B同样的效果。另外，如后述的制造方法所示，在底部51的周缘安装壁52A之前，可以在底部51的顶面51b侧安装珀耳帖元件30和传感器元件10，也可以进行布线接合。当传感器元件10附接至封装体50时，壁52A不在底部51的顶面51b侧上面，并且底部51的顶面51b是平坦的。因此，珀耳帖元件30和传感器元件10的安装、布线接合变得容易。因而，与半导体器件100B相比，半导体器件100C可以提高生产率。
接着，对图9所示的半导体器件100C的制造方法进行说明。图10A至图10D是按步骤顺序示出根据本发明第一实施方式的第三变形例的半导体器件100C的制造方法的截面图。在图10A中，该方法与参考图8A和图8B所描述的在用于将晶片键合材料24涂覆至封装体50A的底部51的顶面51b侧上的步骤之前的制造方法相同。
在涂覆晶片键合材料24之后，如图10B所示，制造装置经由晶片键合材料24将下基板31附接至底部51的顶面51b侧。接下来，如图10C所示，制造装置通过引线23将传感器元件10上的焊垫P1与设置在底部51的顶面51b侧的焊垫(未示出)连接(第一布线键合步骤)。此外，制造装置通过引线123将下基板31上的焊盘P2与设置在底部51的顶面51b侧上的焊盘(未示出)连接(第二布线键合步骤)。接着，制造装置通过粘合剂等将壁52A安装在底部51的顶面51b侧。应注意，在本公开的实施方式中，在用于附接壁52A的步骤之后可执行第一布线键合步骤和第二布线键合步骤。
接下来，如图10D所示，制造装置将盖60附接至封装体50的壁52A，并且以气密方式密封盖60与封装体50之间的空间53。通过上述步骤，完成了图9中所示的半导体器件100C。
(第四变形例)
图11是示出根据本公开第一实施方式的第四变形例的半导体器件100D的配置的截面图。如图11所示，半导体器件100D的封装格式是晶圆级芯片尺寸封装。在半导体器件100D中，在半导体基板11与下基板31之间并且在布置热电半导体33的区域AR2外部提供具有绝缘性能的第一间隔件25。第一间隔件25是绝缘框架，其在平面图中围绕设置有热电半导体33的区域AR2并且没有间隙。第一间隔件25可包括绝缘树脂，或者可包括陶瓷。第一间隔件25的上端接合至半导体基板11的底面11a，并且第一间隔件25的下端接合至下基板31的顶面31b。
在第一间隔件25的内部，设置有在Z轴方向(半导体器件100的厚度方向)上贯通第一间隔件25的贯通布线26。贯通布线26例如由诸如Cu的金属构成。贯通布线26分别与设置在半导体基板11内的布线13、以及贯通下基板31的底面31a与顶面31b之间的贯通电极36连接。贯通电极36例如由诸如Cu的金属构成。
在下基板31中，在底面31a侧上设置重布线层37(本公开中的“第二重布线层”的示例)，该底面31a是面向半导体基板11的表面的相反侧。重布线层37例如具有多层设置的布线38以及使布线38的一层与布线38的其他层绝缘的绝缘层39。布线38例如由诸如Cu的金属构成。绝缘层39例如包括阻焊剂。在重布线层37的最底面设置多个突起电极40。每个突起电极40与布线38连接。例如，每个突起电极40包括焊球。
在半导体基板11的顶面11b与盖体60之间，且在配置有滤色器层15和微透镜层16的区域的外侧，设有第二间隔件45。第二间隔件45是在平面视图中围绕布置有滤色器层15和微透镜层16的区域并且没有间隙的绝缘框架。例如，第二间隔件45被设置为与第一间隔件25在Z轴方向上重叠，半导体基板11介于其间。第二间隔件45可包括绝缘树脂或可包括陶瓷。第二间隔件45的上端与盖60接合，第二间隔件45的下端与半导体基板11的顶面11b接合。
在半导体器件100D中，半导体基板11与下基板31之间的空间被具有框架形状的第一间隔件25气密密封。另外，半导体基板11与盖体60之间的空间被框状的第二间隔件45气密地密封。另外，半导体基板11与下基板31的电连接经由不是金线等布线的第一间隔件25内的贯通布线26来执行。半导体器件100D是不需要布线的晶圆级芯片尺寸的封装，可以进一步实现薄型化和小型化。
另外，在半导体基板11与盖体60之间，被第二间隔件45包围的空间既可以是空心的，也可以由具有透光性的树脂(换言之，透明树脂)填充。
接下来，描述制造图11中所示的半导体器件100D的方法。图12A至图12F是按步骤顺序示出根据本发明第一实施方式的第四变形例的半导体器件100D的制造方法的截面图。在图12A中，该方法与参考图6A和图6B在用于形成在其上形成传感器元件10的多个单元的传感器晶圆10’并且在传感器晶圆10’中形成贯穿电极22的步骤之前所描述的制造方法相同。
在形成贯通电极22之后，制造装置在传感器晶圆10’的顶面11b侧上形成第二间隔件45。制造装置可以使用晶圆处理形成第二间隔件45，也可以经由粘合剂等将预先准备的第二间隔件45粘贴在顶面11b侧。接下来，如图12B所示，制造装置将盖60附接到第二间隔件45上。由此，半导体基板11与盖体60之间被气密地密封。
接下来，如图12C所示，制造装置将半导体基板11水平反转，使得盖60面向下，并且在半导体基板11的底面11a侧(图12C中的上侧)上形成第一电极12。接着，制造装置在半导体基板11的底面11a侧形成第一间隔件25，将位于第一间隔件25内的贯通布线26与半导体基板11内的贯通电极22接合。
接下来，如图12D所示，制造装置将P型热电半导体34和N型热电半导体35附接到第一电极12上。接下来，如图12E所示，制造装置面向下基板31的顶面31b侧，分别将下基板31上的第二电极32与P型热电半导体34和N型热电半导体35接合，并且将下基板31中的贯通电极36与定位在第一间隔件25内部的贯通布线26接合。
接下来，如图12F所示，制造装置在下基板31的底面31a侧上形成重布线层37。制造装置例如使用半相加方法或相减方法来形成重布线层37。此外，当形成重布线层37时，制造装置将布线38与下基板31中的贯通电极36连接。随后，制造装置在重布线层37的最底面(图12F中的最顶面)上形成多个突起电极40(参照图11)。随后，将传感器晶圆10’与下基板31一起切割。通过上述步骤，完成图11中所示的半导体器件100E。
(变形例5)
图13是示出根据本公开第一实施方式的第五变形例的半导体器件100E的配置的截面图。图14是示出根据本公开第一实施方式的第五变形例的导电体80的设置的平面图。如图13和图14所示，半导体器件100E设置有布置在P型热电半导体34和N型热电半导体35之间的导电体80，且每个导电体80与P型热电半导体34和N型热电半导体35电分离。导电体80被布置成与相应的P型热电半导体34和N型热电半导体35相邻，并具有相应的间隔。
导电体80是用于将半导体基板11与重布线层37连接的连接端子。导电体80穿透下基板31的顶面31b与底面31a之间。重布线层37中的布线38连接到导电体80的下端。此外，电极18设置在半导体基板11的底面11a侧上。电极18设置在与第一电极12分离的位置处，并且与第一电极12电分离。导电体80的上端连接至电极18。导电体80经由电极18连接至半导体基板11和重布线层37。
在半导体器件100E中，导电体80用作半导体基板11与重布线层37之间的信号线或电源线。导电体80在不绕过珀耳帖元件30的情况下与半导体基板11及重布线层37连接。半导体器件100E可以缩短半导体基板11与重布线层37之间的布线长度，因此可以减小阻抗。
注意，在半导体器件100E中，绝缘树脂可以填充在半导体基板11与下基板31之间。因为导电体80在水平方向(平行于X-Y平面的方向)上被半导体基板11和下基板31之间的树脂支撑，所以导电体80相对于半导体基板11和下基板31的接合强度提高。
另外，与半导体器件100G同样，在半导体器件100E中，半导体基板11与盖体60之间被第二间隔件45包围的空间有时是空心的，有时被透明树脂填充。
(第六变形例)
在上述第一实施方式及其第一至第五变形例中，对半导体器件是设置有滤色器层15和微透镜层16的传感器装置的情况进行描述。然而，在本发明的第一实施方式中，半导体器件不限于传感器装置。第一实施方式的半导体器件可以是集成电路(IC)或大规模集成电路(LSI)，用于执行任意定义的功能。
图15是示出根据本公开第一实施方式的第六变形例的半导体器件100F的配置的截面图。在图15中示出的半导体器件100F是IC或LSI，并且设置有IC元件10A和珀耳帖元件30。IC元件10A可以被称为IC芯片。IC元件10A设置有半导体基板11、设置该在半导体基板11的底面11a侧上的第一电极12、设置在半导体基板11的顶面11b侧上的外部连接端子14、以及设置在半导体基板11内部的多个层中的多个布线13。珀耳帖元件30具有下基板31和设置在该下基板31与半导体基板11之间的热电半导体33。
与图1和图2中示出的半导体器件100类似，也是在半导体器件100F中，半导体基板11上的第一电极12和下基板31上的第二电极32均连接至热电半导体33的情况。该半导体基板11不仅用作半导体器件100F的基板，而且还用作珀耳帖元件30的上基板。
在半导体器件100F中，半导体基板11也兼作珀耳帖元件30的上部基板。珀耳帖元件30与半导体基板11集成，并且可以减少部件的数量。由此，半导体器件100F可以实现薄型化和小型化。
(第七变形例)
图16是示出根据本公开第一实施方式的第七变形例的半导体器件100G的配置的截面图。如图16所示，在半导体器件100G中，热电半导体33设置在半导体基板11的中心的下方，但热电半导体33不设置在半导体基板11的外围的下方。热电半导体33被偏置设置为低于半导体基板11的中心。
即使采用这样的配置，在半导体基板11是硅基板的情况下，硅具有优异的热导率，并且因此可以实现足够的冷却效果。此外，通过将被偏压至半导体基板11的中心下方的热电半导体33布置，在半导体基板11的周边下方出现敞开空间。例如，图13中示出的导电体80可设置在该敞开空间中。通过有效地利用该开放空间，例如，可以在避免增加半导体器件100G的尺寸的同时具有更多的信号线，并且也可以具有更高的性能。
(第八变形例)
图17是示出根据本公开第一实施方式的第八变形例的半导体器件100H的配置的截面图。图17所示的半导体器件100H是在图15所示的半导体器件100F中设置重布线层37和突起电极40而得到的方面。如图17所示，半导体器件100H在半导体基板11的顶面11b侧设置有重布线层137(本公开中的“第一重布线层”的示例)，该顶面11b侧是面向下基板31的表面的相反侧。重布线层137例如具有多层设置的布线138和使一层布线138和其他层布线138绝缘的绝缘层139。此外，在重布线层137的最顶面上设置多个突起电极140。各突起电极140与布线138连接。例如，每个突起电极140包括焊球。在半导体器件100H中，可以经由突起电极140向珀耳帖元件30供给电流。
(第九变形例)
图18是示出根据本公开第一实施方式的第九变形例的半导体器件100I的配置的截面图。如图18所示，在半导体器件100I中，绝缘树脂61填充在半导体基板11与下基板31之间。通过树脂61，半导体基板11与下基板31之间无间隙地密封。树脂61与热电半导体33的侧表面紧密接触并防止热电半导体暴露于外部空气或湿气。此外，树脂61在水平方向(平行于X-Y平面的方向)上支撑热电半导体33。因此，解决了改善热电半导体33相对于半导体基板11和下基板31的接合强度。
(第十变形例)
图19是示出根据本公开第一实施方式的第十变形例的半导体器件100J的配置的截面图。图19中示出的半导体器件100J是通过在图18中示出的半导体器件100I中设置重布线层137和突起电极140而产生的一个方面。在半导体器件100J中，可以经由突起电极140向珀耳帖元件30供给电流。
(第十一变形例)
图20是示出根据本公开第一实施方式的第十一变形例的半导体器件100K的配置的截面图。如图20所示，半导体器件100K设置有封装体50和附接至封装体50的顶面侧的盖60。封装件70包括封装体50和盖60。
在半导体器件100K中，IC元件10A和珀耳帖元件30以气密方式被布置和密封在封装体70内部的空间53中。由此，半导体器件100K可以抑制异物附接于IC元件10A，并且可以降低异物对IC元件10A的操作造成影响的可能性。
<第二实施方式>
在上述第一实施方式及其变形例中，对形成有传感器元件或IC元件的半导体基板兼用作珀耳帖元件的上基板的情况进行说明。然而，本公开的实施方式并不局限于此。在本公开的实施方式中，布线基板也可以用作珀尔帖元件的下基板。
(配置)
图21是示出根据本公开第二实施方式的半导体器件200的配置的示例的截面图。图21所示的半导体器件200例如是传感器装置，并且设置有传感器元件10、珀耳帖元件130和封装体70。如上所述，传感器元件10例如是CMOS图像传感器或CCD图像传感器。
珀耳帖元件130具有上基板111(在本公开中的“第二基板”的示例)以及设置在该上基板111与布线基板之间的热电半导体33。上基板111例如为陶瓷基板。在半导体器件200中，第一电极12设置在上基板111的底面111a侧上。
上基板111的顶面111b经由晶片键合材料124固定到半导体基板11的底面11a。在半导体基板11的顶面111b侧上设置用于与传感器元件10连接的焊盘P1。引线23接合到每个焊盘P1。对于传感器元件10，电源或信号的输入和输出经由焊盘P1和引线23是可行的。
封装件70设置有封装体50和附接至该封装体50的顶面侧的盖60。通过封装体50和盖60，传感器元件10和珀耳帖元件130以气密方式被密封。封装体50具有底部51和壁52，珀耳帖元件130中的热电半导体33附接至底部51上(本公开中的“布线基板”的示例)，壁52设置在底部51的外围。例如，底部51和壁52一体形成。传感器元件10和珀耳帖元件130设置在封装件70内部且由底部51和壁52围绕的空间53中。
在半导体器件200中，在封装体50的底部51的顶面51b侧设置有第二电极32。设置在上基板111上的第一电极12和设置在底部51上的第二电极32分别连接至热电半导体33。底部51不仅用作封装体50的一部分，而且还用作珀耳帖元件30A的下基板(作为将热电半导体33夹持在上基板111的相反侧上的基板，即，作为与上基板111一起将热电半导体33夹持在中间的基板)。
另外，在底部51的顶面51b侧设置有用于向珀耳帖元件130输入和输出电流的布线(未示出)。该布线连接到第二电极32。例如，该布线在相同过程中在第二电极32处同时形成。
(制造方法)
接下来，给出关于图21中示出的半导体器件200的制造方法的描述。图22A至图22D是示出制造根据本公开内容的第二实施方式的半导体器件200的方法的截面图。如图22A所示，制造装置在封装体50的底部51的顶面51b侧形成第二电极32，并且形成用于向珀耳帖元件130输入和输出电流的布线(未示出)。接下来，制造装置将P型热电半导体34和N型热电半导体35附接到第二电极32上。
接下来，如图22B所示，制造装置将上基板111附接至P型热电半导体34和N型热电半导体35上。在用于附接上基板111的步骤中，设置在上基板111的底面111a侧上的第一电极12分别与P型热电半导体34和N型热电半导体35接合。
接下来，如图22C所示，制造装置制备半导体基板11，滤色器层15、微透镜层16以及焊盘P1已经形成在半导体基板11的顶面11b侧上。然后，制造装置经由晶片键合材料124将半导体基板11的底面11a侧附接至上基板111的顶面111b侧。接着，制造装置通过引线23将传感器元件10上的焊垫P1与设置在底部51的顶面51b侧的焊垫(未示出)连接。
接下来，如图12D所示，制造装置将盖60附接至封装体50的壁52。由此，盖60与封装体50之间的空间53以气密方式被密封。通过以上步骤，完成了图21中示出的半导体器件200。
如上所述，本发明的第二实施方式涉及的半导体器件200具备半导体基板11和与半导体基板11相对配置的珀耳帖元件130。珀耳帖元件130具有上基板111、以及设置在封装体50的底部51与上基板111之间的热电半导体33。上基板111具有设置在面向封装体50的底部51的底面111a侧上的第一电极12。封装体50的底部51具有设置在面向上基板111的顶面111b侧上的第二电极32。第一电极12和第二电极32均连接至热电半导体33。
由此，封装体50的底部51还可以充当珀耳帖元件130的下基板(充当在上基板111的相反侧上夹持热电半导体布置的基板，即，作为与上基板111一起夹持热电半导体的基板)。可以集成珀耳帖元件130与底部51，可以减少半导体器件200的部件数量。由此，可以使半导体器件200的厚度变薄(减小外形)，可以使半导体器件200小型化。
另外，通过集成珀耳帖元件130与底部51，珀耳帖元件130到底部51的散热效率提高。因为在珀耳帖元件130与底部51之间不存在用于支撑热电半导体33的基板(下基板)，所以以良好的效率执行从珀耳帖元件130到底部51的热排放。结果是，珀耳帖元件130可以提高对半导体基板11的冷却性能。
另外，珀耳帖元件130的电流输入输出是经由设在底部51的布线，而不是专用的珀耳帖元件引出布线，该珀耳帖元件引出布线被引出到半导体基板11的外部。由于不需要专用的珀耳帖元件引出布线，所以可以进一步减小空间。由此，可以使半导体器件200进一步小型化。
另外，不需要珀耳帖元件30的下基板、和用于将专用的珀耳帖元件引出布线和下基板与底部连接的粘合剂，可以减少部件数量。由此，可以解决半导体器件200的成本降低。
另外，因为在热电半导体33与底部51之间不存在粘合树脂或下基板，所以可以抑制半导体基板11的翘曲。换言之，通常的树脂具有比粘合剂基底材料或器件更高的线膨胀系数，并且因此膨胀/收缩并且根据温度经历弹性模量的变化。因此，典型的树脂可能是引起半导体基板11翘曲的原因。然而，因为在半导体器件200中的热电半导体33与底部51之间没有粘合树脂，所以可以抑制半导体基板11的翘曲。
(第一变形例)
图23是示出根据本公开第二实施方式的第一变形例的半导体器件200A的配置的截面图。对于图23中所示的半导体器件200A，与图19中所示的半导体器件200的不同点在于封装体50的结构。半导体器件200A中包括的封装体50具有底部51和壁52A，珀耳帖元件30的下基板31经由芯片键合材料24附接到底部51上，壁52A布置在底部51的周边处。底部51和壁52A分别形成，例如由互不相同的材料构成。例如，底部51包括陶瓷，而壁52A包括树脂或金属。底部51和壁52A例如经由粘合剂(未示出)彼此连接。
半导体器件200A实现与上述的半导体器件200同样的效果。另外，如后述的制造方法所示，在底部51的周缘安装壁52A之前，在底部51的顶面51b侧安装珀耳帖元件30A和传感器元件10。在附接传感器元件10时，壁52A不存在于底部51的顶面51b侧上，并且底部51的顶面51b是平坦的。因此，珀耳帖元件30A和传感器元件10的安装变得容易。因而，与半导体器件200相比，可以提高半导体器件200A的生产率。
接着，说明半导体器件200A的制造方法。图24A至图24D是按步骤顺序示出根据本公开第二实施方式的第一变形例的半导体器件200A的制造方法的截面图。如图24A所示，制造装置在底部51的顶面51b侧形成第二电极32，并且形成用于向珀耳帖元件130输入和输出电流的布线(未示出)。接下来，制造装置将P型热电半导体34和N型热电半导体35附接到第二电极32上。
接下来，如图24B所示，制造装置将上基板111附接至P型热电半导体34和N型热电半导体35上。在用于附接上基板111的步骤中，设置在上基板111的底面111a侧上的第一电极12分别与P型热电半导体34和N型热电半导体35接合。
接下来，如图24C所示，制造装置制备半导体基板11，滤色器层15和微透镜层16已经形成在半导体基板11的顶面11b侧上。然后，制造装置经由晶片键合材料124将半导体基板11的底面11a侧附接至上基板111的顶面111b侧。接着，制造装置通过引线23将传感器元件10上的焊垫P1与设置在底部51的顶面51b侧的焊垫(未示出)连接。
接着，如图24D所示，制造装置经由粘合剂等将壁52A安装在底部51的顶面51b侧。应注意，在本公开的实施方式中，在用于附接壁52A的步骤之后可执行布线接合步骤。接着，制造装置将盖60安装在封装体50的壁52A上，气密地密封盖60与封装体50之间的空间53。通过上述步骤，完成了图23中所示的半导体器件200A。
(第二变形例)
图25是示出根据本公开第二实施方式的第二变形例的半导体器件200B的配置的截面图。在图25中所示的半导体器件200B中，封装体50具有底部51A(在本公开中的“布线基板”的实施方式)和设置在底部51A外围的壁52A。底部51A是包括除了陶瓷之外的材料的布线基板，并且例如，包括含有机材料的有机基板、玻璃基板、含有模制树脂的模制基板、包含液晶聚合物(LCP)的LCP基板、柔性PI(聚酰亚胺)基板、刚性FPC(柔性印刷电路)基板等。即使采用这种配置，半导体器件200B也实现与上述半导体器件200A相似的效果。
<第三实施方式>
在本发明的实施方式中，形成有传感器元件或IC元件的半导体基板可以用作珀耳帖元件的上部基板，布线基板可以用作珀耳帖元件的下部基板。换言之，珀耳帖元件上方和下方的基板可以用作不是珀耳帖元件的其他基板。
图26是示出根据本公开第三实施方式的半导体器件300的配置的示例的截面图。图26中所示的半导体器件300例如是传感器装置，并且设置有传感器元件10、珀耳帖元件230和封装件70。如上所述，传感器元件10例如是CMOS图像传感器或CCD图像传感器。
珀耳帖元件230具有设置在半导体基板11与封装体50的底部51(本公开中的“布线基板”的示例)之间的热电半导体33。在半导体基板11的底面11a侧设置有第一电极12。第二电极32设置在封装体50的底部51的顶面51b侧上。第一电极12和第二电极32均连接至热电半导体33。
由此，半导体基板11也可以作为珀耳帖元件230的上基板，封装体50的底部51也可以作为珀耳帖元件230的下基板。珀耳帖元件230可以与半导体基板11和底部51集成，并且可以减少半导体器件300的部件数量。由此，可以使半导体器件300的厚度变薄(减小外形)，可以使半导体器件300小型化。
另外，通过集成半导体基板11、珀耳帖元件230和底部51，从半导体基板11到底部51的散热效率提高。因为在半导体基板11与珀耳帖元件30之间不存在用于支撑热电半导体33的基板(上基板)，所以以良好的效率执行从半导体基板11到珀耳帖元件230的热排放。另外，因为在珀耳帖元件130和底部51之间不存在用于支撑热电半导体33的基板(下基板)，所以以良好的效率执行从珀耳帖元件230到底部51的热排放。由此，珀耳帖元件230可以提高对半导体基板11的冷却性能。
另外，与半导体器件100及半导体器件200同样，半导体器件300不需要专用的珀耳帖元件引出布线，可以实现小型化，可以减少零件数量而实现低成本化，并且可以抑制因散热性提高而导致的半导体基板11的翘曲等各种效果。
(变形例)
图27是示出根据本公开第三实施方式的变形例的半导体器件300A的配置的截面图。如图27所示，半导体器件300A设置有布置在P型热电半导体34与N型热电半导体35之间的导电体80，且每个导电体80与P型热电半导体34和N型热电半导体35电分离。
导电体80是用于将设置在半导体基板11的底面侧的电极18与设置在封装体50的底部51的电极58连接的连接端子。电极18设置在与第一电极12分离的位置处，并且与第一电极12电分离。电极58被设置在与第二电极32分离的位置处，并且与第二电极32电分离。导电体80经由电极18和电极58连接至半导体基板11和封装体50的底部51。
在半导体器件300A中，导电体80用作半导体基板11与底部51之间的信号线或电源线。导电体80不绕过珀耳帖元件230而连接在半导体基板11与底部51之间。该半导体器件300A可以缩短半导体基板11与底部51之间的布线长度，因此可以减小阻抗。
注意，在半导体器件300A中，绝缘树脂(未示出)可填充在半导体基板11与底部51之间。因为导电体80在水平方向(平行于X-Y平面的方向)上被半导体基板11和底部51之间的树脂支撑，所以导电体80相对于半导体基板11和底部51的接合强度提高。
(其他实施方式)
如上所述，通过实施方式和变型来描述本公开，但是形成本公开的一部分的陈述和附图不应被理解为限制本公开。根据本公开，不同替代实施方式、示例和操作技术对于本领域技术人员而言将变得显而易见。不用说，本技术例如包括这里未描述的各种实施方式。在不脱离上述实施方式和变形例的本质的范围内，可以进行结构的各种省略、替换以及变更中的至少一种。此外，本说明书中描述的效果仅是示例，并不限于此，并且可存在其他效果。
应注意，本公开可具有以下配置。
(1)
一种半导体器件，包括：
半导体基板；以及，
珀耳帖元件，被布置成面向半导体基板，其中
该珀耳帖元件具有：
第一基板，以及
热电半导体，布置在第一基板与半导体基板之间，
半导体基板具有设置在面向第一基板的表面侧上的第一电极，
第一基板具有设置在面向半导体基板的表面侧上的第二电极，以及
第一电极和第二电极均连接至热电半导体。
(2)
一种半导体器件，包括：
半导体基板；
布线基板，面向半导体基板；以及
珀耳帖元件，设置在半导体基板和布线基板之间，
该珀耳帖元件具有
第二基板，以及
热电半导体，布置在布线基板与第二基板之间，
第二基板具有设置在面向布线基板的表面侧上的第一电极，
布线基板具有设置在面向第二基板的表面侧上的第二电极，并且
第一电极和第二电极均连接至热电半导体。
(3)
一种半导体器件，包括：
半导体基板；
布线基板，面向半导体基板；以及
珀耳帖元件，布置在半导体基板与布线基板之间，
该珀耳帖元件具有：
热电半导体，布置在半导体基板与布线基板之间，
半导体基板具有设置在面向布线基板的表面侧上的第一电极，
布线基板具有设置在面向半导体基板的表面侧上的第二电极，并且
第一电极和第二电极均连接至热电半导体。
(4)
根据(1)或(3)的半导体器件，还包括：
第一贯通电极，在厚度方向上穿透半导体基板，其中，
第一贯通电极连接至第一电极。
(5)
根据(1)至(4)中任一项的半导体器件，还包括：
封装件，以气密方式容纳和密封半导体基板和珀耳帖元件。
(6)
根据(1)的半导体器件，还包括：
第一重布线层，在半导体基板中，设置在与面向第一基板的表面相反一侧上。
(7)
根据(1)的半导体器件，还包括：
第二重布线层，在第一基板中，设置在与面向半导体基板的表面相反的一侧上。
(8)
根据(1)至(7)中任一项的半导体器件，其中，
热电半导体具有：
多个第一热电半导体；以及
多个第二热电半导体，具有与第一热电半导体的导电类型不同的导电类型，并且
第一热电半导体和第二热电半导体经由第一电极和第二电极交替地串联连接。
(9)
根据(8)的半导体器件，还包括：
导电体，以相应的间隔与第一热电半导体和第二热电半导体邻近地布置。
(10)
根据(8)或(9)的半导体器件，还包括：
绝缘树脂，填充在第一热电半导体与第二热电半导体之间。
此外，本公开可具有以下配置。
(11)
一种半导体器件，包括：
半导体基板；以及
珀耳帖元件，设置在半导体基板的一个表面侧；
珀耳帖元件具有
热电半导体；以及
第一基板，被布置为在半导体基板的背面将热电半导体夹在中间，以及
半导体基板还用作用于与第一基板夹持并支撑热电半导体的第二基板。
(12)
一种半导体器件，包括：
半导体基板；
布线基板，面向半导体基板；以及
珀耳帖元件，布置在半导体基板与布线基板之间，
该珀耳帖元件具有：
热电半导体；以及
第二基板，被布置成在与布线基板相反的一侧上夹持热电半导体，并且
布线基板还用作用于与第二基板夹持并支撑热电半导体的第一基板。
(13)
一种半导体器件，包括：
半导体基板；
布线基板，面向半导体基板；以及
珀耳帖元件，布置在半导体基板与布线基板之间，
该珀耳帖元件具有：
热电半导体；并且
布线基板还用作从两侧夹持并支撑热电半导体的一对基板中的第一基板，并且半导体基板还用作该对基板中的第二基板。
[附图标记列表]
10：传感器元件
10’：传感器晶圆
10A：IC元件
11：半导体基板
11a、31a、51a、111a：底面
11b、31b、51b、111b：顶面
12：第一电极
13、38、138：布线
14：外部连接端子
15：滤色器层
16：微透镜层
18、58：电极
21：支撑基板
22、36：贯通电极
23、123：引线
24、124：晶片键合材料
25：第一间隔件
26：贯通布线
30、30A、130、230：珀耳帖元件
31：下基板
32：第二电极
33：热电半导体
34：P型热电半导体
35：N型热电半导体
37、137：重布线层
39、139：绝缘层
40、140：突起电极
45：第二间隔件
50：封装体
50A：封装体
51、51A：底部
52、52A：壁
53：空间
60：盖
61：树脂
70：封装件
80：导电体
100、100A至100K、200A、200B、300、300A：半导体器件
111：上基板
AR1：像素区域
AR2：布置有热电半导体的区域
AR3：外围区域
H1：贯通孔
P1、P2：焊垫。

Claims (10)

1.一种半导体器件，包括：
半导体基板；以及
珀耳帖元件，被布置为面向所述半导体基板，其中，
所述珀耳帖元件具有：
第一基板，以及
热电半导体，布置在所述第一基板与所述半导体基板之间，
所述半导体基板具有设置在面向所述第一基板的表面侧上的第一电极，
所述第一基板具有设置在面向所述半导体基板的表面侧上的第二电极，并且
所述第一电极和所述第二电极均连接至所述热电半导体。
2.一种半导体器件，包括：
半导体基板；
布线基板，面向所述半导体基板；以及
珀耳帖元件，布置在所述半导体基板与所述布线基板之间，其中，
所述珀耳帖元件具有：
第二基板，以及
热电半导体，布置在所述布线基板与所述第二基板之间，
所述第二基板具有设置在面向所述布线基板的表面侧上的第一电极，
所述布线基板具有设置在面向所述第二基板的表面侧上的第二电极，并且
所述第一电极和所述第二电极均连接至所述热电半导体。
3.一种半导体器件，包括：
半导体基板；
布线基板，面向所述半导体基板；以及
珀耳帖元件，布置在所述半导体基板与所述布线基板之间，其中，
所述珀耳帖元件具有：
热电半导体，布置在所述半导体基板与所述布线基板之间，
所述半导体基板具有设置在面向所述布线基板的表面侧上的第一电极，
所述布线基板具有设置在面向所述半导体基板的表面侧上的第二电极，并且
所述第一电极和所述第二电极均连接至所述热电半导体。
4.根据权利要求1所述的半导体器件，还包括：
第一贯通电极，在厚度方向上穿透所述半导体基板，其中，
所述第一贯通电极连接至所述第一电极。
5.根据权利要求1所述的半导体器件，还包括：
封装件，以气密方式容纳和密封所述半导体基板和所述珀耳帖元件。
6.根据权利要求1所述的半导体器件，还包括：
第一重布线层，设置在所述半导体基板的与面向所述第一基板的表面相反的一侧上。
7.根据权利要求1所述的半导体器件，还包括：
第二重布线层，设置在所述第一基板的与面向所述半导体基板的表面相反的一侧上。
8.根据权利要求1所述的半导体器件，其中，
所述热电半导体具有：
多个第一热电半导体；以及
多个第二热电半导体，具有与所述第一热电半导体的导电类型不同的导电类型，并且
所述第一热电半导体和所述第二热电半导体经由所述第一电极和所述第二电极交替地串联连接。
9.根据权利要求8所述的半导体器件，还包括：
导电体，以相应的间隔与所述第一热电半导体和所述第二热电半导体邻近地布置。
10.根据权利要求8所述的半导体器件，还包括：
绝缘树脂，填充在所述第一热电半导体与所述第二热电半导体之间。
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JP4485865B2 (ja) * 2004-07-13 2010-06-23 Ｏｋｉセミコンダクタ株式会社 半導体装置、及びその製造方法
WO2014192199A1 (ja) * 2013-05-27 2014-12-04 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
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