CN114695538A - 具有hkmg的mos晶体管及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 314
- 239000002184 metal Substances 0.000 claims abstract description 314
- 239000004020 conductor Substances 0.000 claims abstract description 82
- 230000004888 barrier function Effects 0.000 claims abstract description 50
- 239000000463 material Substances 0.000 claims abstract description 47
- 230000000903 blocking effect Effects 0.000 claims abstract description 28
- 230000008859 change Effects 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 28
- 238000009792 diffusion process Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 18
- 229910010038 TiAl Inorganic materials 0.000 claims description 10
- 229910010041 TiAlC Inorganic materials 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000005240 physical vapour deposition Methods 0.000 claims 3
- 230000009286 beneficial effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 299
- 230000006872 improvement Effects 0.000 description 14
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 4
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种具有HKMG的MOS晶体管，NMOS的第一栅极结构包括形成于第一栅极凹槽中的栅介质层、N型功函数金属层和金属导电材料层；栅介质层中包括高介电常数材料层。N型功函数金属层由第一和第二N型功函数金属子层叠加而成，第一和第二N型功函数金属子层具有不同的晶格结构并在接触面处形成晶格排列变化的第一界面层，利用第一界面层作为阻挡金属导电材料层的金属向下扩散的阻挡层。本发明还公开了一种具有HKMG的MOS晶体管的制造方法。本发明在满足阻挡金属导电材料层的金属向下扩散的条件下，能减少阻挡金属导电材料层的金属向下扩散的阻挡层的厚度，从而有利于金属导电材料层的填充，有利于MOS晶体管的尺寸进一步缩小，还能减少栅极接触电阻。
Description
技术领域
本发明涉及半导体集成电路领域，特别涉及一种具有高介电常数金属栅(HKMG)的MOS晶体管。本发明还涉及一种具有高介电常数金属栅的MOS晶体管的制造方法。
背景技术
在现有半导体产业中，多晶硅广泛地应用于半导体元件如MOS晶体管中，一般被作为标准的栅极填充材料。然而，随着MOS晶体管尺寸减小，传统多晶硅栅极因硼穿透(boronpenetration)效应导致元件效能降低，及难以避免的空乏效应(depletion effect)等问题，使得等效栅极介电层厚度增加、栅极电容值下降，进而导致元件性能衰退等。因此，半导体业界便尝试以新的栅极填充材料，例如利用功函数(work function，WF)金属层来取代传统的多晶硅栅极，用以作为匹配高介电常数(High-K，HK)的栅介质层的控制电极即金属栅(MG)。HKMG具有高介电常数(HK)的栅介质层以及金属栅(MG)，故本领域中通常缩写为HKMG。
但随着半导体元件尺寸的进一步持续缩小，又在填入功函数金属层之后，还须再填入阻挡层等其他材料层，同时这种材料层必须有足够的厚度才能阻挡其上的铝向下扩散，因而占据了部分凹槽的体积及缩减了凹槽的开口尺寸，进而发生后续铝填洞困难的问题。再者，随着元件尺寸的减小，所填入铝所占的体积及所露出的表面积也日趋缩小，进而增加了接触插塞(CT)与铝的接触电阻。此外，随着半导体元件的精密化及精致化，其电性需求更为严苛，如何在不增加栅极凹槽中阻挡层厚度情况下，阻止铝向下扩散逐渐成为现今急需解决的问题。
如图1所示，是现有具有HKMG的NMOS的结构图，现有具有HKMG的NMOS的HKMG的栅极结构包括栅介质层和金属栅。
通常，HKMG是采用后栅极工艺形成，栅极结构形成于栅极凹槽中，栅极凹槽由形成于半导体衬底101表面上的层间膜102和侧墙103围绕形成。栅极凹槽是通过去除伪栅极结构后形成。侧墙103会自对准形成在伪栅极结构的侧面，在层间膜102的顶部表面和伪栅极结构的顶部表面相平后，去除伪栅极结构即可形成栅极凹槽。
所述栅介质层包括高介电常数层105。所述高介电常数层105的材料通常采用二氧化铪(HfO2)，也能采用氮化硅(Si3N4)，三氧化二铝(Al2O3)，五氧化二钽(Ta2O5)，氧化钇(Y2O3)，硅酸铪氧化合物(HfSiO4)，氧化镧(La2O3)，二氧化锆(ZrO2)，钛酸锶(SrTiO3)，硅酸锆氧化合物(ZrSiO4)等。
在所述高介电常数层105和半导体衬底101之间通常设置由第一界面层104(IL)。现有工艺中，所述高介电常数层105的材料通常采用HfO2，第一界面层104通常采用SiO2。
所述栅介质层还包括第一覆盖层106。通常，所述第一覆盖层106采用氮化钛层(TiN)组成。
金属栅包括了第二覆盖层107、N型功函数金属层108和金属导电材料层109。
其中，第一覆盖层106和第二覆盖层107叠加形成底部阻障层(Bottom BarrierMetal，BBM)。
金属导电材料层109通常为Al层。为了防止金属导电材料层109的Al往下扩散，通常需要在N型功函数金属层108和金属导电材料层109之间设置顶部阻障层(Top BarrierMetal，TBM)，TBM的材料为TiN或者为TiN和Ti的叠加层。TBM作为Al向下扩散的阻挡层。
N型功函数金属层108的材料通常为TiAl。
所述金属栅的材料为Al。
为了防止Al向下扩散，TBM即阻挡层的厚度需要采用较大值。而随着器件尺寸的不断缩小，栅极凹槽的宽度也会不断缩小，此时，阻挡层的厚度取较大值时，在阻挡层形成之后，栅极凹槽的剩余开口宽度会变小。而金属导电材料层109是填充在栅极凹槽的剩余开口中，栅极凹槽的剩余开口宽度会变小显然会增加金属导电材料层109填充栅极凹槽的难度。同时，填充后金属导电材料层109的体积变小以及顶部露出的表面面积会变小，这样在金属导电材料层109的顶部形成接触孔之后，二者之间的接触电阻会变大，这样影响器件的性能。
发明内容
本发明所要解决的技术问题是提供一种具有HKMG的MOS晶体管，在满足阻挡金属导电材料层的金属向下扩散的条件下，能减少阻挡金属导电材料层的金属向下扩散的阻挡层的厚度，从而有利于金属导电材料层的填充，有利于MOS晶体管的尺寸进一步缩小。
为解决上述技术问题，本发明提供的具有HKMG的MOS晶体管包括NMOS，所述NMOS的栅极结构为第一栅极结构，所述第一栅极结构形成在位于NMOS形成区域的第一栅极凹槽中。
所述第一栅极结构包括栅介质层、N型功函数金属层和金属导电材料层；所述栅介质层中包括高介电常数材料层。
所述N型功函数金属层由第一N型功函数金属子层和第二N型功函数金属子层叠加而成，所述第一N型功函数金属子层和所述第二N型功函数金属子层具有不同的晶格结构并在所述第一N型功函数金属子层和所述第二N型功函数金属子层接触面处形成晶格排列变化的第一界面层，利用所述第一界面层作为阻挡所述金属导电材料层的金属向下扩散的阻挡层。
进一步的改进是，所述第一N型功函数金属子层的材料包括TiAl。
所述第二N型功函数金属子层的材料包括TiAlC。
进一步的改进是，所述第一N型功函数金属子层采用PVD工艺沉积形成；所述第二N型功函数金属子层采用ALD工艺沉积形成。
进一步的改进是，所述金属导电材料层的材料包括Al。
进一步的改进是，所述第二N型功函数金属子层中Al含量小于50％，以降低向下扩散的Al扩散源。
进一步的改进是，MOS晶体管包括PMOS，所述PMOS和所述NMOS集成在同一半导体衬底上。
所述PMOS的栅极结构为第二栅极结构，所述第二栅极结构形成在位于PMOS形成区域的第二栅极凹槽中。
所述第二栅极结构包括所述栅介质层、P型功函数金属层和所述金属导电材料层。
进一步的改进是，在所述NMOS形成区域中，未形成所述P型功函数金属层或者所述P型功函数金属层在形成之后被去除，所述第一栅极结构中不包括所述P型功函数金属层。
在所述PMOS形成区域中，未形成所述N型功函数金属层或者所述N型功函数金属层在形成之后被去除，所述第二栅极结构中不包括所述N型功函数金属层；或者，在所述PMOS形成区域中，形成有所述N型功函数金属层，所述第二栅极结构中包括所述N型功函数金属层，所述N型功函数金属层叠加在所述P型功函数金属层表面上。
进一步的改进是，所述第一栅极结构中，所述栅介质层中还包括位于所述高介电常数材料层和底部的半导体衬底表面之间的第二界面层以及位于所述高介电常数材料层顶部表面的第一覆盖层。
在所述第一覆盖层和所述N型功函数金属层之间还形成有第二覆盖层，所述第一覆盖层和所述第二覆盖层叠加形成底部阻障层。
在所述N型功函数金属层和所述金属导电材料层之间还形成有顶部阻障层，所述第一界面层和所述顶部阻障层一起实现阻挡所述金属导电材料层的金属向下扩散，通过所述第一界面层减少所述顶部阻障层所需厚度，以利于所述金属导电材料层在所述第一栅极凹槽中填充。
为解决上述技术问题，本发明提供的具有HKMG的MOS晶体管的制造方法中，MOS晶体管包括NMOS，所述NMOS的栅极结构为第一栅极结构，所述第一栅极结构的形成步骤包括：
步骤一、在NMOS形成区域中形成第一栅极凹槽。
步骤二、形成栅介质层；所述栅介质层中包括高介电常数材料层。
步骤三、采用两步生长工艺形成N型功函数金属层，包括：
步骤31、形成第一N型功函数金属子层。
步骤32、形成第二N型功函数金属子层；所述N型功函数金属层由第一N型功函数金属子层和第二N型功函数金属子层叠加而成，所述第一N型功函数金属子层和所述第二N型功函数金属子层具有不同的晶格结构并在所述第一N型功函数金属子层和所述第二N型功函数金属子层接触面处形成晶格排列变化的第一界面层。
步骤四、形成金属导电材料层，所述第一栅极结构由形成于所述第一栅极凹槽中的栅介质层、N型功函数金属层和金属导电材料层叠加形成，利用所述第一界面层作为阻挡所述金属导电材料层的金属向下扩散的阻挡层。
进一步的改进是，所述第一N型功函数金属子层的材料包括TiAl；
所述第二N型功函数金属子层的材料包括TiAlC。
进一步的改进是，步骤31中，所述第一N型功函数金属子层采用PVD工艺沉积形成；
步骤32中，所述第二N型功函数金属子层采用ALD工艺沉积形成。
进一步的改进是，所述金属导电材料层的材料包括Al。
进一步的改进是，所述第二N型功函数金属子层中Al含量小于50％，以降低向下扩散的Al扩散源。
进一步的改进是，MOS晶体管包括PMOS，所述PMOS和所述NMOS集成在同一半导体衬底上。
所述PMOS的栅极结构为第二栅极结构；所述第二栅极结构和所述第一栅极结构集成在一起制作，所述第二栅极结构的形成步骤包括：
在步骤一中同时在PMOS形成区域中形成第二栅极凹槽。
步骤二中，所述栅介质层同时形成在所述PMOS形成区域。
在步骤三之前，还包括在所述PMOS形成区域形成P型功函数金属层，之后再进行步骤三和步骤四；
步骤四中所述金属导电材料层同时形成在所述PMOS形成区域；所述第二栅极结构由形成于所述第二栅极凹槽中的栅介质层、P型功函数金属层和金属导电材料层叠加形成。
进一步的改进是，形成所述P型功函数金属层时，所述P型功函数金属层仅形成在所述PMOS形成区域中；或者所述P型功函数金属层同时形成在所述NMOS形成区域中，之后采用刻蚀工艺去除所述NMOS形成区域中的所述P型功函数金属层。
步骤三中，所述N型功函数金属层仅形成在所述NMOS形成区域中；或者所述N型功函数金属层同时形成在所述PMOS形成区域中，之后所述PMOS形成区域中的所述N型功函数金属层被刻蚀去除或保留；所述PMOS形成区域中的所述N型功函数金属层保留时，所述第二栅极结构中包括所述N型功函数金属层，所述N型功函数金属层叠加在所述P型功函数金属层表面上。
进一步的改进是，步骤二中，在形成所述高介电常数材料层之前，还包括在半导体衬底表面形成第二界面层的步骤；在形成所述高介电常数材料层之后，还包括形成第一覆盖层的步骤。
步骤三中，在形成所述N型功函数金属层之前，还包括形成第二覆盖层的步骤，所述第一覆盖层和所述第二覆盖层叠加形成底部阻障层。
在步骤三完成后，还包括在所述N型功函数金属层的表面形成顶部阻障层的步骤，所述第一界面层和所述顶部阻障层一起实现阻挡所述金属导电材料层的金属向下扩散，通过所述第一界面层减少所述顶部阻障层所需厚度，以利于所述金属导电材料层在所述第一栅极凹槽中填充。
本发明对NMOS的N型功函数金属层进行了特别设置，将N型功函数金属层设置为由两层晶格结构不同的第一N型功函数金属子层和第二N型功函数金属子层叠加而成，利用第一N型功函数金属子层和第二N型功函数金属子层的晶格结构不同，能形成晶格排列变化的第一界面层，而晶格排列变化的第一界面层则作为阻挡金属导电材料层的金属向下扩散的阻挡层，所以，本发明的阻挡金属导电材料层的金属向下扩散的阻挡层能采用N型功函数金属层实现，这样能减少额外形成的阻挡金属导电材料层的金属向下扩散的阻挡层如顶部阻障层的厚度或者直接取消额外形成的阻挡金属导电材料层的金属向下扩散的阻挡层，这样有利于金属导电材料层在较小尺寸的栅极凹槽如第一栅极凹槽中填充，有利于MOS晶体管的尺寸进一步缩小。
另外，在栅极凹槽的尺寸不变的条件下，额外形成的阻挡金属导电材料层的金属向下扩散的阻挡层的厚度减小时，金属导电材料层在栅极凹槽中所填充区域的体积会增加，在有利于金属导电材料层填充的同时，填充后的金属导电材料层的体积也会增加，在金属导电材料层和顶部的接触插塞的接触电阻会降低，所以能提高器件的性能。
本发明的N型功函数金属层分成第一N型功函数金属子层和第二N型功函数金属子层后，第二N型功函数金属子层采用TiAlC时，相对于第一N型功函数金属子层采用的TiAl，第二N型功函数金属子层的Al含量会降低，这样会降低Al向下扩散的Al扩散源，能进一步降低金属向下扩散所带来的技术问题。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有具有HKMG的NMOS的结构图；
图2是本发明实施例具有HKMG的MOS晶体管中的NMOS的结构图；
图3是本发明实施例具有HKMG的MOS晶体管的制造方法的流程图。
具体实施方式
如图2所示，是本发明实施例具有HKMG的MOS晶体管中的NMOS的结构图；本发明实施例具有HKMG的MOS晶体管包括NMOS，所述NMOS的栅极结构为第一栅极结构，所述第一栅极结构形成在位于NMOS形成区域的第一栅极凹槽中。图2中仅显示了NMOS形成区域的结构。
所述第一栅极结构包括栅介质层、N型功函数金属层208和金属导电材料层209；所述栅介质层中包括高介电常数材料层205。
所述N型功函数金属层208由第一N型功函数金属子层208a和第二N型功函数金属子层208b叠加而成，所述第一N型功函数金属子层208a和所述第二N型功函数金属子层208b具有不同的晶格结构并在所述第一N型功函数金属子层208a和所述第二N型功函数金属子层208b接触面处形成晶格排列变化的第一界面层，利用所述第一界面层作为阻挡所述金属导电材料层209的金属向下扩散的阻挡层。
本发明实施例中，所述金属导电材料层209的材料包括Al。
所述第一N型功函数金属子层208a的材料包括TiAl。所述第一N型功函数金属子层208a采用PVD工艺沉积形成。
所述第二N型功函数金属子层208b的材料包括TiAlC。
所述第二N型功函数金属子层208b采用ALD工艺沉积形成。
所述第二N型功函数金属子层208b中Al含量小于50％，以降低向下扩散的Al扩散源。
MOS晶体管还包括PMOS，所述PMOS和所述NMOS集成在同一半导体衬底201上。PMOS形成在PMOS形成区域中。在所述半导体衬底201上形成有浅沟槽隔离(STI)，以实现所述PMOS和所述NMOS之间的隔离。
所述PMOS的栅极结构为第二栅极结构，所述第二栅极结构形成在位于PMOS形成区域的第二栅极凹槽中。
所述第一栅极凹槽和所述第二栅极凹槽都是通过去除伪栅极结构之后形成。侧墙203自对准形成在伪栅极结构的侧面。第零层层间膜202的顶部表面和伪栅极结构的顶部表面相平之后，去除伪栅极结构即可形成栅极凹槽，其中位于NMOS形成区域的栅极凹槽为所述第一栅极凹槽，位于PMOS形成区域的栅极凹槽为所述第二栅极凹槽。
所述第二栅极结构包括所述栅介质层、P型功函数金属层和所述金属导电材料层209。
如图2所示，在所述NMOS形成区域中，未形成所述P型功函数金属层或者所述P型功函数金属层在形成之后被去除，所述第一栅极结构中不包括所述P型功函数金属层。
在所述PMOS形成区域中，未形成所述N型功函数金属层208或者所述N型功函数金属层208在形成之后被去除，所述第二栅极结构中不包括所述N型功函数金属层208；或者，在所述PMOS形成区域中，形成有所述N型功函数金属层208，所述第二栅极结构中包括所述N型功函数金属层208，所述N型功函数金属层208叠加在所述P型功函数金属层表面上。
所述第一栅极结构中，所述栅介质层中还包括位于所述高介电常数材料层205和底部的半导体衬底201表面之间的第二界面层204以及位于所述高介电常数材料层205顶部表面的第一覆盖层206。
在所述第一覆盖层206和所述N型功函数金属层208之间还形成有第二覆盖层207，所述第一覆盖层206和所述第二覆盖层207叠加形成底部阻障层。在所述N型功函数金属层208和所述金属导电材料层209之间还形成有顶部阻障层，所述第一界面层和所述顶部阻障层一起实现阻挡所述金属导电材料层209的金属向下扩散，通过所述第一界面层减少所述顶部阻障层所需厚度，以利于所述金属导电材料层209在所述第一栅极凹槽中填充。
所述高介电常数层205的材料通常采用二氧化铪(HfO2)，也能为：氮化硅(Si3N4)，三氧化二铝(Al2O3)，五氧化二钽(Ta2O5)，氧化钇(Y2O3)，硅酸铪氧化合物(HfSiO4)，氧化镧(La2O3)，二氧化锆(ZrO2)，钛酸锶(SrTiO3)，硅酸锆氧化合物(ZrSiO4)等。
第二界面层204通常采用SiO2。
所述第一覆盖层206采用氮化钛层，所述第二覆盖层207采用氮化钽层。
所述顶部阻障层的材料为TiN或者为TiN和Ti的叠加层。
本发明实施例对NMOS的N型功函数金属层208进行了特别设置，将N型功函数金属层208设置为由两层晶格结构不同的第一N型功函数金属子层208a和第二N型功函数金属子层208b叠加而成，利用第一N型功函数金属子层208a和第二N型功函数金属子层208b的晶格结构不同，能形成晶格排列变化的第一界面层，而晶格排列变化的第一界面层则作为阻挡金属导电材料层209的金属向下扩散的阻挡层，所以，本发明实施例的阻挡金属导电材料层209的金属向下扩散的阻挡层能采用N型功函数金属层208实现，这样能减少额外形成的阻挡金属导电材料层209的金属向下扩散的阻挡层如顶部阻障层的厚度或者直接取消额外形成的阻挡金属导电材料层209的金属向下扩散的阻挡层，这样有利于金属导电材料层209在较小尺寸的栅极凹槽如第一栅极凹槽中填充，有利于MOS晶体管的尺寸进一步缩小。
另外，在栅极凹槽的尺寸不变的条件下，额外形成的阻挡金属导电材料层209的金属向下扩散的阻挡层的厚度减小时，金属导电材料层209在栅极凹槽中所填充区域的体积会增加，在有利于金属导电材料层209填充的同时，填充后的金属导电材料层209的体积也会增加，在金属导电材料层209和顶部的接触插塞的接触电阻会降低，所以能提高器件的性能。
本发明实施例的N型功函数金属层208分成第一N型功函数金属子层208a和第二N型功函数金属子层208b后，第二N型功函数金属子层208b采用TiAlC时，相对于第一N型功函数金属子层208a采用的TiAl，第二N型功函数金属子层208b的Al含量会降低，这样会降低Al向下扩散的Al扩散源，能进一步降低金属向下扩散所带来的技术问题。
如图3所示，是本发明实施例具有HKMG的MOS晶体管的制造方法的流程图；本发明实施例具有HKMG的MOS晶体管的制造方法中，MOS晶体管包括NMOS和PMOS，所述PMOS和所述NMOS集成在同一半导体衬底201上。所述NMOS的栅极结构为第一栅极结构，所述PMOS的栅极结构为第二栅极结构，所述第一栅极结构和所述第二栅极结构的形成步骤包括：
步骤一、形成栅极凹槽。
栅极结构的形成工艺采用后栅极工艺。后栅极工艺中采用伪栅极结构，所述伪栅极结构形成于半导体衬底201表面；以所述伪栅极结构为自对准条件形成侧墙203；之后会以侧墙203为自对准条件在半导体衬底201中形成源区和漏区。之后形成第零层层间膜202。将第零层层间膜202的顶部表面研磨到和伪栅极结构的顶部表面相平，之后去除伪栅极结构形成栅极凹槽。其中，位于NMOS形成区域的栅极凹槽为第一栅极凹槽，位于PMOS形成区域的栅极凹槽为第二栅极凹槽。
在所述半导体衬底201上形成有浅沟槽隔离(STI)，以实现所述PMOS和所述NMOS之间的隔离。
步骤二、形成栅介质层；所述栅介质层中包括高介电常数材料层205。
所述栅介质层在所述NMOS形成区域和所述PMOS形成区域同时形成。
在形成所述高介电常数材料层205之前，还包括在半导体衬底201表面形成第二界面层204的步骤。
在形成所述高介电常数材料层205之后，还包括形成第一覆盖层206的步骤。
形成所述第二界面层204、所述高介电常数材料层205和所述第一覆盖层206的步骤称为Gox Loop。
之后还包括形成第二覆盖层207。所述第一覆盖层206和所述第二覆盖层207叠加形成底部阻障层。在一些实施例中，所述PMOS形成区域和所述NMOS形成区域中的所述第二覆盖层207一起形成。在另一些实施例中，也能为：所述PMOS形成区域和所述NMOS形成区域中的所述第二覆盖层207分开形成；在形成所述P型功函数金属层之前，仅形成所述PMOS形成区域中的所述第二覆盖层7。所述NMOS形成区域中的所述第二覆盖层207在后续P型功函数金属层形成之后以及N型功函数金属层208形成之前形成。
还包括在所述PMOS形成区域形成P型功函数金属层。在一些实施例中，形成所述P型功函数金属层时，所述P型功函数金属层仅形成在所述PMOS形成区域中。在另一些实施例中也能为：所述P型功函数金属层同时形成在所述NMOS形成区域中，之后采用刻蚀工艺去除所述NMOS形成区域中的所述P型功函数金属层。
步骤三、采用两步生长工艺形成N型功函数金属层208，包括：
步骤31、形成第一N型功函数金属子层208a。
所述第一N型功函数金属子层208a的材料包括TiAl；
所述第一N型功函数金属子层208a采用PVD工艺沉积形成；
步骤32、形成第二N型功函数金属子层208b。
所述第二N型功函数金属子层208b的材料包括TiAlC。
所述第二N型功函数金属子层208b采用ALD工艺沉积形成。
所述第二N型功函数金属子层208b中Al含量小于50％，以降低向下扩散的Al扩散源。
所述N型功函数金属层208由第一N型功函数金属子层208a和第二N型功函数金属子层208b叠加而成，所述第一N型功函数金属子层208a和所述第二N型功函数金属子层208b具有不同的晶格结构并在所述第一N型功函数金属子层208a和所述第二N型功函数金属子层208b接触面处形成晶格排列变化的第一界面层。
在一些实施例中，所述N型功函数金属层208仅形成在所述NMOS形成区域中。在另一些实施例中也能为：所述N型功函数金属层208同时形成在所述PMOS形成区域中，之后所述PMOS形成区域中的所述N型功函数金属层208被刻蚀去除或保留。所述PMOS形成区域中的所述N型功函数金属层208保留时，所述第二栅极结构中包括所述N型功函数金属层208，所述N型功函数金属层208叠加在所述P型功函数金属层表面上。
在一些实施例中，在步骤三完成后，还包括在所述N型功函数金属层208的表面形成顶部阻障层的步骤，所述第一界面层和所述顶部阻障层一起实现阻挡金属导电材料层209的金属向下扩散，通过所述第一界面层减少所述顶部阻障层所需厚度，以利于所述金属导电材料层209在所述第一栅极凹槽中填充。
步骤四、形成金属导电材料层209，所述第一栅极结构由形成于所述第一栅极凹槽中的栅介质层、N型功函数金属层208和金属导电材料层209叠加形成，利用所述第一界面层作为阻挡所述金属导电材料层209的金属向下扩散的阻挡层。
所述金属导电材料层209的材料包括Al。
所述第一栅极结构由形成于所述第一栅极凹槽中的栅介质层、N型功函数金属层208和金属导电材料层209叠加形成
步骤四中所述金属导电材料层209同时形成在所述PMOS形成区域；所述第二栅极结构由形成于所述第二栅极凹槽中的栅介质层、P型功函数金属层和金属导电材料层209叠加形成。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (16)
1.一种具有HKMG的MOS晶体管，其特征在于：MOS晶体管包括NMOS，所述NMOS的栅极结构为第一栅极结构，所述第一栅极结构形成在位于NMOS形成区域的第一栅极凹槽中；
所述第一栅极结构包括栅介质层、N型功函数金属层和金属导电材料层；所述栅介质层中包括高介电常数材料层；
所述N型功函数金属层由第一N型功函数金属子层和第二N型功函数金属子层叠加而成，所述第一N型功函数金属子层和所述第二N型功函数金属子层具有不同的晶格结构并在所述第一N型功函数金属子层和所述第二N型功函数金属子层接触面处形成晶格排列变化的第一界面层，利用所述第一界面层作为阻挡所述金属导电材料层的金属向下扩散的阻挡层。
2.如权利要求1所述的具有HKMG的MOS晶体管，其特征在于：所述第一N型功函数金属子层的材料包括TiAl；
所述第二N型功函数金属子层的材料包括TiAlC。
3.如权利要求2所述的具有HKMG的MOS晶体管，其特征在于：所述第一N型功函数金属子层采用PVD工艺沉积形成；所述第二N型功函数金属子层采用ALD工艺沉积形成。
4.如权利要求2所述的具有HKMG的MOS晶体管，其特征在于：所述金属导电材料层的材料包括Al。
5.如权利要求4所述的具有HKMG的MOS晶体管，其特征在于：所述第二N型功函数金属子层中Al含量小于50％，以降低向下扩散的Al扩散源。
6.如权利要求1所述的具有HKMG的MOS晶体管，其特征在于：MOS晶体管包括PMOS，所述PMOS和所述NMOS集成在同一半导体衬底上；
所述PMOS的栅极结构为第二栅极结构，所述第二栅极结构形成在位于PMOS形成区域的第二栅极凹槽中；
所述第二栅极结构包括所述栅介质层、P型功函数金属层和所述金属导电材料层。
7.如权利要求6所述的具有HKMG的MOS晶体管，其特征在于：在所述NMOS形成区域中，未形成所述P型功函数金属层或者所述P型功函数金属层在形成之后被去除，所述第一栅极结构中不包括所述P型功函数金属层；
在所述PMOS形成区域中，未形成所述N型功函数金属层或者所述N型功函数金属层在形成之后被去除，所述第二栅极结构中不包括所述N型功函数金属层；或者，在所述PMOS形成区域中，形成有所述N型功函数金属层，所述第二栅极结构中包括所述N型功函数金属层，所述N型功函数金属层叠加在所述P型功函数金属层表面上。
8.如权利要求1所述的具有HKMG的MOS晶体管，其特征在于：所述第一栅极结构中，所述栅介质层中还包括位于所述高介电常数材料层和底部的半导体衬底表面之间的第二界面层以及位于所述高介电常数材料层顶部表面的第一覆盖层；
在所述第一覆盖层和所述N型功函数金属层之间还形成有第二覆盖层，所述第一覆盖层和所述第二覆盖层叠加形成底部阻障层；
在所述N型功函数金属层和所述金属导电材料层之间还形成有顶部阻障层，所述第一界面层和所述顶部阻障层一起实现阻挡所述金属导电材料层的金属向下扩散，通过所述第一界面层减少所述顶部阻障层所需厚度，以利于所述金属导电材料层在所述第一栅极凹槽中填充。
9.一种具有HKMG的MOS晶体管的制造方法，其特征在于：MOS晶体管包括NMOS，所述NMOS的栅极结构为第一栅极结构，所述第一栅极结构的形成步骤包括：
步骤一、在NMOS形成区域中形成第一栅极凹槽；
步骤二、形成栅介质层；所述栅介质层中包括高介电常数材料层；
步骤三、采用两步生长工艺形成N型功函数金属层，包括：
步骤31、形成第一N型功函数金属子层；
步骤32、形成第二N型功函数金属子层；所述N型功函数金属层由第一N型功函数金属子层和第二N型功函数金属子层叠加而成，所述第一N型功函数金属子层和所述第二N型功函数金属子层具有不同的晶格结构并在所述第一N型功函数金属子层和所述第二N型功函数金属子层接触面处形成晶格排列变化的第一界面层；
步骤四、形成金属导电材料层，所述第一栅极结构由形成于所述第一栅极凹槽中的栅介质层、N型功函数金属层和金属导电材料层叠加形成，利用所述第一界面层作为阻挡所述金属导电材料层的金属向下扩散的阻挡层。
10.如权利要求9所述的具有HKMG的MOS晶体管的制造方法，其特征在于：所述第一N型功函数金属子层的材料包括TiAl；
所述第二N型功函数金属子层的材料包括TiAlC。
11.如权利要求10所述的具有HKMG的MOS晶体管的制造方法，其特征在于：步骤31中，所述第一N型功函数金属子层采用PVD工艺沉积形成；
步骤32中，所述第二N型功函数金属子层采用ALD工艺沉积形成。
12.如权利要求10所述的具有HKMG的MOS晶体管的制造方法，其特征在于：所述金属导电材料层的材料包括Al。
13.如权利要求12所述的具有HKMG的MOS晶体管的制造方法，其特征在于：所述第二N型功函数金属子层中Al含量小于50％，以降低向下扩散的Al扩散源。
14.如权利要求1所述的具有HKMG的MOS晶体管的制造方法，其特征在于：MOS晶体管包括PMOS，所述PMOS和所述NMOS集成在同一半导体衬底上；
所述PMOS的栅极结构为第二栅极结构；所述第二栅极结构和所述第一栅极结构集成在一起制作，所述第二栅极结构的形成步骤包括：
在步骤一中同时在PMOS形成区域中形成第二栅极凹槽；
步骤二中，所述栅介质层同时形成在所述PMOS形成区域；
在步骤三之前，还包括在所述PMOS形成区域形成P型功函数金属层，之后再进行步骤三和步骤四；
步骤四中所述金属导电材料层同时形成在所述PMOS形成区域；所述第二栅极结构由形成于所述第二栅极凹槽中的栅介质层、P型功函数金属层和金属导电材料层叠加形成。
15.如权利要求14所述的具有HKMG的MOS晶体管的制造方法，其特征在于：形成所述P型功函数金属层时，所述P型功函数金属层仅形成在所述PMOS形成区域中；或者所述P型功函数金属层同时形成在所述NMOS形成区域中，之后采用刻蚀工艺去除所述NMOS形成区域中的所述P型功函数金属层；
步骤三中，所述N型功函数金属层仅形成在所述NMOS形成区域中；或者所述N型功函数金属层同时形成在所述PMOS形成区域中，之后所述PMOS形成区域中的所述N型功函数金属层被刻蚀去除或保留；所述PMOS形成区域中的所述N型功函数金属层保留时，所述第二栅极结构中包括所述N型功函数金属层，所述N型功函数金属层叠加在所述P型功函数金属层表面上。
16.如权利要求9所述的具有HKMG的MOS晶体管的制造方法，其特征在于：
步骤二中，在形成所述高介电常数材料层之前，还包括在半导体衬底表面形成第二界面层的步骤；在形成所述高介电常数材料层之后，还包括形成第一覆盖层的步骤；
步骤三中，在形成所述N型功函数金属层之前，还包括形成第二覆盖层的步骤，所述第一覆盖层和所述第二覆盖层叠加形成底部阻障层；
在步骤三完成后，还包括在所述N型功函数金属层的表面形成顶部阻障层的步骤，所述第一界面层和所述顶部阻障层一起实现阻挡所述金属导电材料层的金属向下扩散，通过所述第一界面层减少所述顶部阻障层所需厚度，以利于所述金属导电材料层在所述第一栅极凹槽中填充。
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|---|---|---|---|---|
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