CN114695127A - 一种芯片封装方法、芯片封装体及电子装置 - Google Patents

一种芯片封装方法、芯片封装体及电子装置 Download PDF

Info

Publication number
CN114695127A
CN114695127A CN202011633139.1A CN202011633139A CN114695127A CN 114695127 A CN114695127 A CN 114695127A CN 202011633139 A CN202011633139 A CN 202011633139A CN 114695127 A CN114695127 A CN 114695127A
Authority
CN
China
Prior art keywords
chip
welding
layer
pad
bonding pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011633139.1A
Other languages
English (en)
Inventor
李俞虹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sky Chip Interconnection Technology Co Ltd
Original Assignee
Sky Chip Interconnection Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sky Chip Interconnection Technology Co Ltd filed Critical Sky Chip Interconnection Technology Co Ltd
Priority to CN202011633139.1A priority Critical patent/CN114695127A/zh
Publication of CN114695127A publication Critical patent/CN114695127A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本申请公开了一种芯片封装方法、芯片封装体及电子装置，该芯片封装方法包括：提供承载板，承载板具有相对的第一表面和第二表面；在承载板上开设第一通孔和第二通孔，并电镀金属层，以在承载板上形成第一焊盘和第二焊盘；其中，第一焊盘包括填充第一通孔的第一连接柱、第一焊接面和第二焊接面，第二焊盘包括填充第二通孔的第二连接柱、第三焊接面和第四焊接面，第一焊接面和第三焊接面附于承载板的第一表面，第二焊接面和第四焊接面附于承载板的第二表面；将芯片设置在第一焊盘上，并对芯片进行塑封，形成第一塑封层；在第一塑封层远离承载板的一侧形成金属化层，以将芯片的背面和第二焊盘电连接。通过上述方式，本申请可以提高产品的焊接可靠性。

Description

一种芯片封装方法、芯片封装体及电子装置
技术领域
本申请涉及芯片封装技术领域，特别是涉及一种芯片封装方法、芯片封装体及电子装置。
背景技术
FOPLP(扇出板级封装)技术作为先进封装的一种，目前已在分立式器件中得到大规模应用，扇出板级封装面积更小，没有基板与中介层；封装芯片厚度更薄，管脚数密度也更大，能够更好地满足终端市场对芯片小型化和高性能的需求。
在目前方案中，芯片焊接在底面焊盘上，底部焊盘强度太低，产品焊接存在焊盘脱落风险，就目前方案而言，结构可靠性存在着一定的缺陷。
发明内容
本申请主要解决的技术问题是提供一种芯片封装方法、芯片封装体及电子装置，以提高产品的焊接可靠性，避免使用过程中的焊盘脱落。
为解决上述技术问题，本申请采用的一个技术方案是提供一种芯片封装方法，所述方法包括以下步骤：提供一承载板，所述承载板具有相对的第一表面和第二表面；在所述承载板上开设第一通孔和第二通孔，并电镀金属层，以在所述承载板上形成第一焊盘和第二焊盘；其中，所述第一焊盘包括填充于所述第一通孔的第一连接柱和附于所述承载板的第一表面的第一焊接面、附于所述承载板的第二表面的第二焊接面，所述第二焊盘包括填充于所述第二通孔的第二连接柱和附于所述承载板的第一表面的第三焊接面、附于所述承载板的第二表面的第四焊接面；将一芯片设置在所述第一焊盘的第一焊接面上，并对所述芯片进行塑封，形成第一塑封层；其中，所述芯片具有相对的正面以及背面，所述正面位于靠近所述第一焊盘一侧，所述背面位于远离所述第一焊盘一侧；在所述第一塑封层远离所述承载板的一侧形成金属化层，以将所述芯片的背面和所述第二焊盘的第三焊接面电连接。
其中，所述将一芯片设置在所述第一焊盘的第一焊接面上，并对所述芯片进行塑封，形成第一塑封层，包括：使用导电粘接剂将所述芯片键合到所述第一焊盘的第一焊接面上；在所述承载板的第一表面一侧形成第一塑封层，所述第一塑封层覆盖所述芯片和所述第二焊盘的第三焊接面。
其中，在所述第一塑封层远离所述承载板的一侧形成金属化层，以将所述芯片的背面和所述第二焊盘的第三焊接面电连接的步骤之前，所述方法还包括：将覆盖所述芯片的背面和所述第二焊盘的第三焊接面的所述第一塑封层去除，以将所述芯片的背面以及所述第二焊盘的第三焊接面露出所述第一塑封层外。
其中，所述将覆盖所述芯片的背面和所述第二焊盘的第三焊接面的所述第一塑封层去除，以将所述芯片的背面以及所述第二焊盘的第三焊接面露出所述第一塑封层外，具体包括：沿所述芯片的背面将所述第一塑封层进行去除，以将所述芯片的背面露出所述第一塑封层外；在所述第一塑封层开设一盲孔，以将所述第二焊盘的第三焊接面露出所述第一塑封层外。
其中，在所述第一塑封层远离所述承载板的一侧形成金属化层，以将所述芯片的背面和所述第二焊盘的第三焊接面电连接的步骤之后，所述方法还包括：在所述金属化层远离所述承载板一侧形成第二塑封层。
为解决上述技术问题，本申请采用的另一个技术方案是提供一种芯片封装体，所述芯片封装体包括：承载板，所述承载板具有相对的第一表面和第二表面，所述承载板设置有贯穿所述第一表面和所述第二表面的第一通孔和第二通孔；第一焊盘和第二焊盘，所述第一焊盘包括填充于所述第一通孔的第一连接柱和附于所述承载板的第一表面的第一焊接面、附于所述承载板的第二表面的第二焊接面，所述第二焊盘包括填充于所述第二通孔的第二连接柱和附于所述承载板的第一表面的第三焊接面、附于所述承载板的第二表面的第四焊接面；芯片，所述芯片设置在所述第一焊盘的第一焊接面上，所述芯片具有相对的正面以及背面，所述正面位于靠近所述第一焊盘一侧，所述背面位于远离所述第一焊盘一侧；第一塑封层，所述第一塑封层位于所述芯片周围，所述第一塑封层覆盖所述承载板；金属化层，所述金属化层覆盖所述芯片的背面和所述第二焊盘的第三焊接面，所述金属化层用于将所述芯片的背面和所述第二焊盘的第三焊接面电连接。
其中，所述第一焊盘和所述第二焊盘的截面呈“工”字型或“Z”字型。
其中，所述第一焊盘的第一焊接面上设置有导电粘接剂，所述芯片的正面通过所述导电粘接剂与所述第一焊盘的第一焊接面键合。
其中，所述第一塑封层与所述芯片的背面齐平，所述芯片的背面露出所述第一塑封层外；所述第一塑封层设置有一盲孔，所述第二焊盘的第三焊接面通过所述盲孔露出所述第一塑封层外。
其中，所述芯片封装体还包括：第二塑封层，所述第二塑封层覆盖所述金属化层和所述第一塑封层。
为解决上述技术问题，本申请采用的另一个技术方案是提供一种电子装置，所述电子装置包括上述任意一种芯片封装体。
本申请的有益效果是：区别于现有技术的情况，本申请的芯片封装方法包括以下步骤：提供一承载板，承载板具有相对的第一表面和第二表面；在承载板上开设第一通孔和第二通孔，并电镀金属层，以在承载板上形成第一焊盘和第二焊盘；其中，第一焊盘包括填充于第一通孔的第一连接柱和附于承载板的第一表面的第一焊接面、附于承载板的第二表面的第二焊接面，第二焊盘包括填充于第二通孔的第二连接柱和附于承载板的第一表面的第三焊接面、附于承载板的第二表面的第四焊接面；将一芯片设置在第一焊盘的第一焊接面上，并对芯片进行塑封，形成第一塑封层；其中，芯片具有相对的正面以及背面，正面位于靠近第一焊盘一侧，背面位于远离第一焊盘一侧；在第一塑封层远离承载板的一侧形成金属化层，以将芯片的背面和第二焊盘的第三焊接面电连接。通过上述先在承载板上开设第一通孔和第二通孔，并电镀金属层，可以在承载板上形成第一焊盘和第二焊盘，由于第一焊盘包括填充于第一通孔的第一连接柱和附于承载板的第一表面的第一焊接面、附于承载板的第二表面的第二焊接面，第二焊盘包括填充于第二通孔的第二连接柱和附于承载板的第一表面的第三焊接面、附于承载板的第二表面的第四焊接面，因此所形成的第一焊盘和第二焊盘的焊接可靠性高，可以避免所形成的芯片封装体在使用过程中焊盘脱落的情况；另外，芯片的背面上方的第一塑封层被去除，因此不需开设盲孔来将芯片的背面露出第一塑封层外，避免了因为制作过程中盲孔偏位而造成产品的电性能不良的问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1为本申请芯片封装体一实施例的剖面结构示意图；
图2为本申请芯片封装方法的第一实施例的流程示意图；
图3为图2中步骤S203一实施方式的具体流程示意图；
图4为本申请芯片封装方法的第二实施例的流程示意图；
图5为图4中步骤S404一实施方式的具体流程示意图；
图6为本申请芯片封装方法的第三实施例的流程示意图；
图7a-图7d为图6中步骤S601-S608对应的一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，图1为本申请芯片封装体一实施例的剖面结构示意图。在本实施例中，芯片封装体10包括承载板100、第一焊盘101、第二焊盘102、芯片103、第一塑封层104以及金属化层105。其中，承载板100具有相对的第一表面1001和第二表面1002，承载板100设置有贯穿第一表面1001和第二表面1002的第一通孔和第二通孔；第一焊盘101包括填充于第一通孔的第一连接柱1010和附于承载板100的第一表面1001的第一焊接面1011、附于承载板100的第二表面1002的第二焊接面1012，第二焊盘102包括填充于第二通孔的第二连接柱1020和附于承载板100的第一表面1001的第三焊接面1021、附于承载板100的第二表面1002的第四焊接面1022；芯片103设置在第一焊盘101的第一焊接面1011上，芯片103具有相对的正面以及背面，正面位于靠近第一焊盘101一侧，背面位于远离第一焊盘101一侧；第一塑封层104位于芯片103周围，第一塑封层104覆盖承载板100；金属化层105覆盖芯片103的背面和第二焊盘102的第三焊接面1021，金属化层105用于将芯片103的背面和第二焊盘102的第三焊接面1021电连接。可以理解的是，由于第一焊盘101和第二焊盘102在承载板100的相对的两个表面上均具有焊接面，且位于相对的两个表面上的焊接面之间由连接柱连接；在一实施例中，第一焊盘101和第二焊盘102的截面呈“工”字型或“Z”字型，因此所形成的第一焊盘101和第二焊盘102不会从承载板100上脱落，第一焊盘101和第二焊盘102的焊接可靠性高，芯片封装体10在实际使用过程中，只需要保证芯片103与承载板100之间的结构稳固，就可以避免第一焊盘101和第二焊盘102脱落的情况。
由于第一塑封层104位于芯片103周围，且覆盖承载板100，可以理解的是，用于形成第一塑封层104的封装材料在固化以后具有较大的机械强度，因此第一塑封层104可以对芯片103进行保护，并且第一塑封层104可以有效保证芯片103与承载板100之间的结构稳固性。
可以理解的是，第一焊盘101和第二焊盘102的材料可以是铜，也可以是其它的可以电镀沉积的金属材料；芯片103是核心部分，内部含有集成电路；金属化层105需要与芯片103的背面的电连接区域以及第二焊盘102的第三焊接面1021进行低电阻连接，且需要保证芯片103具有稳定性、可靠性。本实施例中，金属化层105可以为铜层，当金属化层105为铜层时，第二焊盘102可以是铜、镍、银等能沉积金属铜的金属。
在一实施例中，第一焊盘101的第一焊接面1011上设置有导电粘接剂106，芯片103的正面通过导电粘接剂106与第一焊盘101的第一焊接面1011键合。导电粘接剂106可以为锡膏、银浆等物质，使用锡膏、银浆等可以实现导电性连接的物质可以将芯片103固定在第一焊盘101的第一焊接面1011上。
可以理解的是，芯片103的正面的面积可以小于或等于第一焊盘101的第一焊接面1011的面积，且金属化层105与第二焊盘102的第三焊接面1021的至少部分区域进行连接，因此，第一塑封层104除了覆盖承载板100的第一表面1001之外，还覆盖第一焊盘101的第一焊接面1011未与芯片103的正面相接的部分、第二焊盘102的第三焊接面1021未与第一塑封层104相接的部分。
在一实施例中，第一塑封层104与芯片103的背面齐平，芯片103的背面露出第一塑封层104外；第一塑封层104设置有一盲孔107，第二焊盘102的第三焊接面1021通过盲孔107露出第一塑封层104外。可以理解的是，本申请中，由于芯片103的背面的电连接区域需要通过金属化层105与第二焊盘102的第三焊接面1021实现电连接，故虽然第一塑封层104填充在芯片103的周围且覆盖承载板100的第一表面1001，但芯片103的背面的电连接区域以及第二焊盘102的第三焊接面1021应裸露于第一塑封层104外，而通过在第一塑封层104设置盲孔107，可以通过盲孔107将第二焊盘102的第三焊接面1021露出与芯片103的背面齐平的第一塑封层104外。此时，芯片103的背面不存在第一塑封层104，因此不需开设激光孔来将芯片103的背面露出第一塑封层104外，避免了因为孔偏位而造成的性能不良，芯片103的背面的电连接区域与第二焊盘102之间通过金属化层105互连或者引线互连，芯片103的背面没有经过开设激光孔，避免了加工过程中因外在因素造成的芯片103损伤；另外，去除了芯片103的背面的树脂厚度，可以避免因盲孔107深度过大引起的电镀金属化层105导致连接不良、进而引起的产品电性能不良。
在一实施例中，芯片封装体10还包括第二塑封层108，第二塑封层108覆盖金属化层105和第一塑封层104。可以理解的是，为了对芯片103以及金属化层105的结构进行固定和保护，避免芯片103以及金属化层105损坏以及短路，此时第二塑封层108可以对金属化层105、第一塑封层104未被金属化层105覆盖的部分以及盲孔107未被金属化层105填充的部分均进行填充。而在其他实施例中，金属化层105可以将盲孔107填满，此时第二塑封层108不需填充盲孔107。
在一实施例中，第一塑封层104和/或第二塑封层108的封装材料可以为树脂、塑料、膜料、液态环氧等绝缘物质。例如，可以通过丝印树脂或者层压聚丙烯等热塑性塑料的方式来对芯片103以及金属化层105进行密封，既可以使成本较低，又能保证对芯片103以及金属化层105进行可靠的固定和密封。
本申请还提供了一种芯片封装方法，该芯片封装方法可用于制作上述的芯片封装体10。请参阅图2，图2为本申请芯片封装方法的第一实施例的流程示意图。本实施例中的芯片封装方法包括以下步骤：
S201：提供一承载板，承载板具有相对的第一表面和第二表面。
S202：在承载板上开设第一通孔和第二通孔，并电镀金属层，以在承载板上形成第一焊盘和第二焊盘。其中，第一焊盘包括填充于第一通孔的第一连接柱和附于承载板的第一表面的第一焊接面、附于承载板的第二表面的第二焊接面，第二焊盘包括填充于第二通孔的第二连接柱和附于承载板的第一表面的第三焊接面、附于承载板的第二表面的第四焊接面。
可以理解的是，承载板具有相对的第一表面和第二表面，在承载板上开设第一通孔和第二通孔并电镀金属层时，可以在第一通孔和第二通孔内电镀并填充金属，形成第一连接柱和第二连接柱，并且在第一连接柱和第二连接柱的两端沿着承载板的第一表面和第二表面还电镀并形成有金属层，形成有第一焊盘的附于承载板的第一表面的第一焊接面、附于承载板的第二表面的第二焊接面，第二焊盘的附于承载板的第一表面的第三焊接面、附于承载板的第二表面的第四焊接面。由于第一焊盘和第二焊盘在承载板的相对的两个表面上均具有焊接面，且位于相对的两个表面上的焊接面之间由连接柱连接；在一实施例中，第一焊盘和第二焊盘的截面呈“工”字型或“Z”字型，因此所形成的第一焊盘和第二焊盘不会从承载板上脱落，第一焊盘和第二焊盘的焊接可靠性高，芯片封装体在实际使用过程中，只需要保证芯片与承载板之间的结构稳固，就可以避免第一焊盘和第二焊盘脱落的情况。
S203：将一芯片设置在第一焊盘的第一焊接面上，并对芯片进行塑封，形成第一塑封层。其中，芯片具有相对的正面以及背面，正面位于靠近第一焊盘一侧，背面位于远离第一焊盘一侧。
可以理解的是，最终的产品要实现其功能需要具有芯片，芯片是核心部分，其内部含有集成电路，芯片的正面具有芯片电路的外接点，在将芯片设置在第一焊盘的第一焊接面上时，该外接点与第一焊接面相贴合，在将芯片设置在第一焊盘的第一焊接面上之后，为了对芯片的结构进行固定和保护，避免芯片损坏以及短路，需要对芯片进行塑封，形成第一塑封层，所形成的第一塑封层在固化以后具有较大的机械强度，第一塑封层可以对芯片进行保护。
请结合图3，图3为图2中步骤S203一实施方式的具体流程示意图。在一具体实施例中，上述步骤S203可以包括：
S2031：使用导电粘接剂将芯片键合到第一焊盘的第一焊接面上。
具体地，第一焊盘的第一焊接面上设置有导电粘接剂，芯片的正面通过导电粘接剂与第一焊盘的第一焊接面键合。导电粘接剂可以为锡膏、银浆等物质，使用锡膏、银浆等可以实现导电性连接的物质可以将芯片固定在第一焊盘的第一焊接面上。
S2032：在承载板的第一表面一侧形成第一塑封层，第一塑封层覆盖芯片和第二焊盘的第三焊接面。
在将芯片设置在第一焊盘的第一焊接面上之后，需要对芯片进行塑封，于是在承载板的第一表面一侧形成第一塑封层，所形成的第一塑封层可以对芯片进行保护；另外，第一塑封层还覆盖承载板，故可以有效保证芯片与承载板之间的结构稳固性。
S204：在第一塑封层远离承载板的一侧形成金属化层，以将芯片的背面和第二焊盘的第三焊接面电连接。
为了后续将芯片中的电路与第二焊盘连接，本申请的第一塑封层需要将芯片的背面的电连接区域以及第二焊盘的第三焊接面裸露出来，通过在第一塑封层远离承载板的一侧形成金属化层，使得金属化层覆盖芯片的背面的电连接区域和第二焊盘的第三焊接面，因此芯片的背面的电连接区域和第二焊盘的第三焊接面通过金属化层形成电连接。
本申请中，第一焊盘和第二焊盘的材料可以是铜，也可以是其它的可以电镀沉积的金属材料；另外，金属化层所采用的的金属材料能使第二焊盘与芯片的背面的电连接区域形成低电阻连接，金属化层可以为铜层，当金属化层为铜层时，第二焊盘可以是铜、镍、银等能沉积金属铜的金属。
本实施例中，首先提供一承载板，承载板具有相对的第一表面和第二表面；然后在承载板上开设第一通孔和第二通孔，并电镀金属层，以在承载板上形成第一焊盘和第二焊盘；其中，第一焊盘包括填充于第一通孔的第一连接柱和附于承载板的第一表面的第一焊接面、附于承载板的第二表面的第二焊接面，第二焊盘包括填充于第二通孔的第二连接柱和附于承载板的第一表面的第三焊接面、附于承载板的第二表面的第四焊接面；接着将一芯片设置在第一焊盘的第一焊接面上，并对芯片进行塑封，形成第一塑封层；其中，芯片具有相对的正面以及背面，正面位于靠近第一焊盘一侧，背面位于远离第一焊盘一侧；然后在第一塑封层远离承载板的一侧形成金属化层，以将芯片的背面和第二焊盘的第三焊接面电连接。通过上述先在承载板上开设第一通孔和第二通孔，并电镀金属层，可以在承载板上形成第一焊盘和第二焊盘，由于第一焊盘包括填充于第一通孔的第一连接柱和附于承载板的第一表面的第一焊接面、附于承载板的第二表面的第二焊接面，第二焊盘包括填充于第二通孔的第二连接柱和附于承载板的第一表面的第三焊接面、附于承载板的第二表面的第四焊接面，因此所形成的第一焊盘和第二焊盘的焊接可靠性高，可以避免所形成的芯片封装体在使用过程中焊盘脱落的情况。
请参阅图4，图4为本申请芯片封装方法的第二实施例的流程示意图。本实施例中的芯片封装方法包括以下步骤：
S401：提供一承载板，承载板具有相对的第一表面和第二表面。
S402：在承载板上开设第一通孔和第二通孔，并电镀金属层，以在承载板上形成第一焊盘和第二焊盘。其中，第一焊盘包括填充于第一通孔的第一连接柱和附于承载板的第一表面的第一焊接面、附于承载板的第二表面的第二焊接面，第二焊盘包括填充于第二通孔的第二连接柱和附于承载板的第一表面的第三焊接面、附于承载板的第二表面的第四焊接面。
S4031：使用导电粘接剂将芯片键合到第一焊盘的第一焊接面上。其中，芯片具有相对的正面以及背面，正面位于靠近第一焊盘一侧，背面位于远离第一焊盘一侧。
S4032：在承载板的第一表面一侧形成第一塑封层，第一塑封层覆盖芯片和第二焊盘的第三焊接面。
在本实施场景中，本实施例提供的步骤S401至步骤S4032，与本申请提供的一种芯片封装方法的上述实施例中的步骤S201至步骤S2032基本类似，此处不再赘述。
S404：将覆盖芯片的背面和第二焊盘的第三焊接面的第一塑封层去除，以将芯片的背面以及第二焊盘的第三焊接面露出第一塑封层外。
可以理解的是，本实施例中，在步骤S4032形成第一塑封层时，第一塑封层可以覆盖芯片的背面和第二焊盘的第三焊接面，由于芯片的背面的电连接区域需要通过金属化层与第二焊盘的第三焊接面实现电连接，故需要将覆盖芯片的背面和第二焊盘的第三焊接面的第一塑封层去除，以将芯片的背面以及第二焊盘的第三焊接面露出第一塑封层外。
请结合图5，图5为图4中步骤S404一实施方式的具体流程示意图。在一具体实施例中，上述步骤S404可以包括：
S4041：沿芯片的背面将第一塑封层进行去除，以将芯片的背面露出第一塑封层外。
具体地，由于在步骤S4032形成第一塑封层时，第一塑封层可以覆盖芯片的背面和第二焊盘的第三焊接面，因此，沿着芯片的背面，使用激光烧蚀、化学药水腐蚀等方式，可以将覆盖芯片的背面的第一塑封层进行去除，从而可以将芯片的背面露出第一塑封层外。
S4042：在第一塑封层开设一盲孔，以将第二焊盘的第三焊接面露出第一塑封层外。
由于芯片的背面要高于第二焊盘的第三焊接面，因此通过步骤S4041并不能将第二焊盘的第三焊接面露出第一塑封层外，因此需要在覆盖第二焊盘上方的第一塑封层中开设一盲孔，第二焊盘的第三焊接面通过盲孔露出第一塑封层外。
S405：在第一塑封层远离承载板的一侧形成金属化层，以将芯片的背面和第二焊盘的第三焊接面电连接。
在本实施场景中，本实施例提供的步骤S405与本申请提供的一种芯片封装方法的上述实施例中的步骤S204基本类似，此处不再赘述。
可以理解的是，通过上述方式，芯片的背面不存在第一塑封层，因此不需开设激光孔来将芯片的背面露出第一塑封层外，避免了因为孔偏位而造成的性能不良，芯片的背面的电连接区域与第二焊盘之间通过金属化层互连或者引线互连，芯片的背面没有经过开设激光孔，避免了加工过程中因外在因素造成的芯片损伤；另外，去除了芯片的背面的树脂厚度，可以避免因盲孔深度过大引起的电镀金属化层导致连接不良、进而引起的产品电性能不良。
进一步地，在一具体实施例中，芯片封装方法在上述步骤S405之后，还包括以下步骤。
S406：在金属化层远离承载板一侧形成第二塑封层。
可以理解的是，由于芯片的背面的电连接区域通过金属化层导通至第二焊盘，且芯片的正面与第一焊盘连接，于是本申请所制作的芯片封装体可以直接通过第一焊盘以及第二焊盘进行后续的焊接，即本申请所制作的芯片封装体可以仅在具有第一焊盘以及第二焊盘的这一面进行后续的焊接，于是，可以在金属化层远离承载板一侧形成第二塑封层，第二塑封层可以对金属化层、以及芯片进行固定和绝缘保护，避免芯片以及金属化层损坏以及短路，可以极大提高芯片封装体的抗氧化能力和可靠性。在一实施方式中，第二塑封层可以对金属化层、第一塑封层未被金属化层覆盖的部分以及盲孔未被金属化层填充的部分均进行填充。而在其他实施例中，金属化层可以将盲孔填满，即将盲孔填充成金属柱以实现更大电流的流通，此时第二塑封层不需填充盲孔。
可以理解的是，本实施例中第一塑封层和/或第二塑封层的封装材料可以为树脂、塑料、膜料、液态环氧等绝缘物质。例如，可以通过丝印树脂或者层压聚丙烯等热塑性塑料的方式来对芯片以及金属化层进行密封，既可以使成本较低，又能保证对芯片以及金属化层进行可靠的固定和密封。
请参阅图6、图7a-图7d，其中，图6为本申请芯片封装方法的第三实施例的流程示意图，图7a-图7d为图6中步骤S601-S608对应的一实施方式的结构示意图。本实施例中的功率器件的制作方法包括以下步骤：
S601：提供一承载板，承载板具有相对的第一表面和第二表面。
S602：在承载板上开设第一通孔和第二通孔，并电镀金属层，以在承载板上形成第一焊盘和第二焊盘。其中，第一焊盘包括填充于第一通孔的第一连接柱和附于承载板的第一表面的第一焊接面、附于承载板的第二表面的第二焊接面，第二焊盘包括填充于第二通孔的第二连接柱和附于承载板的第一表面的第三焊接面、附于承载板的第二表面的第四焊接面。
具体地，如图7a所示，在一实施方式中，承载板700具有相对的第一表面7001和第二表面7002，在承载板700上开设第一通孔和第二通孔并电镀金属层时，可以在第一通孔和第二通孔内电镀并填充金属，形成第一连接柱7010和第二连接柱7020，并且在第一连接柱7010和第二连接柱7020的两端沿着承载板700的第一表面7001和第二表面7002还电镀并形成有金属层，形成有第一焊盘701的附于承载板700的第一表面7001的第一焊接面7011、附于承载板700的第二表面7002的第二焊接面7012，第二焊盘702的附于承载板700的第一表面7001的第三焊接面7021、附于承载板700的第二表面7002的第四焊接面7022。由于第一焊盘701和第二焊盘702在承载板700的相对的两个表面上均具有焊接面，且位于相对的两个表面上的焊接面之间由连接柱连接；在一实施例中，第一焊盘701和第二焊盘702的截面呈“工”字型或“Z”字型，因此所形成的第一焊盘701和第二焊盘702不会从承载板700上脱落，第一焊盘701和第二焊盘702的焊接可靠性高，芯片封装体在实际使用过程中，只需要保证芯片与承载板700之间的结构稳固，就可以避免第一焊盘701和第二焊盘702脱落的情况。
S603：使用导电粘接剂将芯片键合到第一焊盘的第一焊接面上。其中，芯片具有相对的正面以及背面，正面位于靠近第一焊盘一侧，背面位于远离第一焊盘一侧。
S604：在承载板的第一表面一侧形成第一塑封层，第一塑封层覆盖芯片和第二焊盘的第三焊接面。
具体地，如图7b所示，在一实施方式中，第一焊盘701的第一焊接面7011上设置有导电粘接剂706，芯片703的正面通过导电粘接剂706与第一焊盘701的第一焊接面7011键合。导电粘接剂706可以为锡膏、银浆等物质，使用锡膏、银浆等可以实现导电性连接的物质可以将芯片703固定在第一焊盘701的第一焊接面7011上。在将芯片703设置在第一焊盘701的第一焊接面7011上之后，需要对芯片703进行塑封，于是在承载板700的第一表面7001一侧形成第一塑封层704，所形成的第一塑封层704可以对芯片703进行保护；另外，第一塑封层704还覆盖承载板700，故可以有效保证芯片703与承载板700之间的结构稳固性。
S605：沿芯片的背面将第一塑封层进行去除，以将芯片的背面露出第一塑封层外。
具体地，结合图7c，在一实施方式中，由于在步骤S604形成第一塑封层704时，第一塑封层704可以覆盖芯片703的背面和第二焊盘702的第三焊接面7021，因此，沿着芯片703的背面，使用激光烧蚀、化学药水腐蚀等方式，可以将覆盖芯片703的背面的第一塑封层704进行去除，从而可以将芯片703的背面露出第一塑封层704外。
S606：在第一塑封层开设一盲孔，以将第二焊盘的第三焊接面露出第一塑封层外。
S607：在第一塑封层远离承载板的一侧形成金属化层，以将芯片的背面和第二焊盘的第三焊接面电连接。
S608：在金属化层远离承载板一侧形成第二塑封层。
具体地，结合图7d，在一实施方式中，由于芯片703的背面要高于第二焊盘702的第三焊接面7021，因此通过步骤S605并不能将第二焊盘702的第三焊接面7021露出第一塑封层704外，因此需要在覆盖第二焊盘702上方的第一塑封层704中开设一盲孔707，第二焊盘702的第三焊接面7021通过盲孔707露出第一塑封层704外。通过在第一塑封层704远离承载板700的一侧形成金属化层705，使得金属化层705覆盖芯片703的背面的电连接区域和第二焊盘702的第三焊接面7021，因此芯片703的背面的电连接区域和第二焊盘702的第三焊接面7021通过金属化层705形成电连接。由于芯片703的背面的电连接区域通过金属化层705导通至第二焊盘702，且芯片703的正面与第一焊盘701连接，于是本申请所制作的芯片封装体可以直接通过第一焊盘701以及第二焊盘702进行后续的焊接，即本申请所制作的芯片封装体可以仅在具有第一焊盘701以及第二焊盘702的这一面进行后续的焊接，于是，可以在金属化层705远离承载板700一侧形成第二塑封层708，第二塑封层708可以对金属化层705、以及芯片703进行固定和绝缘保护，避免芯片703以及金属化层705损坏以及短路，可以极大提高芯片封装体的抗氧化能力和可靠性。
在本实施场景中，本实施例提供的步骤S601-S608与本申请提供的一种芯片封装方法的上述实施例中的步骤S401-S406基本类似，可参照上述芯片封装方法的上述实施例中的具体内容。
本申请的芯片封装体可通过本申请任意实施例提供的芯片封装方法制备得到。
本申请还提供一种电子装置，该电子装置具有上述任意一种芯片封装体。
应当说明的是，在本申请中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效原理变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (11)

1.一种芯片封装方法，其特征在于，所述方法包括以下步骤：
提供一承载板，所述承载板具有相对的第一表面和第二表面；
在所述承载板上开设第一通孔和第二通孔，并电镀金属层，以在所述承载板上形成第一焊盘和第二焊盘；其中，所述第一焊盘包括填充于所述第一通孔的第一连接柱和附于所述承载板的第一表面的第一焊接面、附于所述承载板的第二表面的第二焊接面，所述第二焊盘包括填充于所述第二通孔的第二连接柱和附于所述承载板的第一表面的第三焊接面、附于所述承载板的第二表面的第四焊接面；
将一芯片设置在所述第一焊盘的第一焊接面上，并对所述芯片进行塑封，形成第一塑封层；其中，所述芯片具有相对的正面以及背面，所述正面位于靠近所述第一焊盘一侧，所述背面位于远离所述第一焊盘一侧；
在所述第一塑封层远离所述承载板的一侧形成金属化层，以将所述芯片的背面和所述第二焊盘的第三焊接面电连接。
2.如权利要求1所述的芯片封装方法，其特征在于，所述将一芯片设置在所述第一焊盘的第一焊接面上，并对所述芯片进行塑封，形成第一塑封层，包括：
使用导电粘接剂将所述芯片键合到所述第一焊盘的第一焊接面上；
在所述承载板的第一表面一侧形成第一塑封层，所述第一塑封层覆盖所述芯片和所述第二焊盘的第三焊接面。
3.如权利要求2所述的芯片封装方法，其特征在于，在所述第一塑封层远离所述承载板的一侧形成金属化层，以将所述芯片的背面和所述第二焊盘的第三焊接面电连接的步骤之前，所述方法还包括：
将覆盖所述芯片的背面和所述第二焊盘的第三焊接面的所述第一塑封层去除，以将所述芯片的背面以及所述第二焊盘的第三焊接面露出所述第一塑封层外。
4.如权利要求3所述的芯片封装方法，其特征在于，所述将覆盖所述芯片的背面和所述第二焊盘的第三焊接面的所述第一塑封层去除，以将所述芯片的背面以及所述第二焊盘的第三焊接面露出所述第一塑封层外，具体包括：
沿所述芯片的背面将所述第一塑封层进行去除，以将所述芯片的背面露出所述第一塑封层外；
在所述第一塑封层开设一盲孔，以将所述第二焊盘的第三焊接面露出所述第一塑封层外。
5.如权利要求1所述的芯片封装方法，其特征在于，在所述第一塑封层远离所述承载板的一侧形成金属化层，以将所述芯片的背面和所述第二焊盘的第三焊接面电连接的步骤之后，所述方法还包括：
在所述金属化层远离所述承载板一侧形成第二塑封层。
6.一种芯片封装体，其特征在于，所述芯片封装体包括：
承载板，所述承载板具有相对的第一表面和第二表面，所述承载板设置有贯穿所述第一表面和所述第二表面的第一通孔和第二通孔；
第一焊盘和第二焊盘，所述第一焊盘包括填充于所述第一通孔的第一连接柱和附于所述承载板的第一表面的第一焊接面、附于所述承载板的第二表面的第二焊接面，所述第二焊盘包括填充于所述第二通孔的第二连接柱和附于所述承载板的第一表面的第三焊接面、附于所述承载板的第二表面的第四焊接面；
芯片，所述芯片设置在所述第一焊盘的第一焊接面上，所述芯片具有相对的正面以及背面，所述正面位于靠近所述第一焊盘一侧，所述背面位于远离所述第一焊盘一侧；
第一塑封层，所述第一塑封层位于所述芯片周围，所述第一塑封层覆盖所述承载板；
金属化层，所述金属化层覆盖所述芯片的背面和所述第二焊盘的第三焊接面，所述金属化层用于将所述芯片的背面和所述第二焊盘的第三焊接面电连接。
7.如权利要求6所述的芯片封装体，其特征在于，
所述第一焊盘和所述第二焊盘的截面呈“工”字型或“Z”字型。
8.如权利要求6所述的芯片封装体，其特征在于，
所述第一焊盘的第一焊接面上设置有导电粘接剂，所述芯片的正面通过所述导电粘接剂与所述第一焊盘的第一焊接面键合。
9.如权利要求6所述的芯片封装体，其特征在于，
所述第一塑封层与所述芯片的背面齐平，所述芯片的背面露出所述第一塑封层外；
所述第一塑封层设置有一盲孔，所述第二焊盘的第三焊接面通过所述盲孔露出所述第一塑封层外。
10.如权利要求6所述的芯片封装体，其特征在于，所述芯片封装体还包括：
第二塑封层，所述第二塑封层覆盖所述金属化层和所述第一塑封层。
11.一种电子装置，其特征在于，所述电子装置包括权利要求6至10任一项所述的芯片封装体。
CN202011633139.1A 2020-12-31 2020-12-31 一种芯片封装方法、芯片封装体及电子装置 Pending CN114695127A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011633139.1A CN114695127A (zh) 2020-12-31 2020-12-31 一种芯片封装方法、芯片封装体及电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011633139.1A CN114695127A (zh) 2020-12-31 2020-12-31 一种芯片封装方法、芯片封装体及电子装置

Publications (1)

Publication Number Publication Date
CN114695127A true CN114695127A (zh) 2022-07-01

Family

ID=82133695

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011633139.1A Pending CN114695127A (zh) 2020-12-31 2020-12-31 一种芯片封装方法、芯片封装体及电子装置

Country Status (1)

Country Link
CN (1) CN114695127A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116721978A (zh) * 2023-06-29 2023-09-08 上海纳矽微电子有限公司 一种半导体封装结构及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116721978A (zh) * 2023-06-29 2023-09-08 上海纳矽微电子有限公司 一种半导体封装结构及其制造方法

Similar Documents

Publication Publication Date Title
CN100466124C (zh) 固体电解电容器及其制造方法
US7586183B2 (en) Multilevel semiconductor module and method for fabricating the same
US6372548B2 (en) Method for fabricating a semiconductor package with a semiconductor device attached to a multilayered substrate
CN111312523B (zh) 固体电解电容器及其制造方法
US20040017645A1 (en) Thin surface mounted type solid electrolytic capacitor
WO2005078796A1 (ja) 電子部品及びその製造方法
JP3952129B2 (ja) 半導体装置、実装基板及びその製造方法、回路基板並びに電子機器
CN114695127A (zh) 一种芯片封装方法、芯片封装体及电子装置
CN112735828B (zh) 一种钽电解电容器的电极引出方法及封装方法
CN105280624A (zh) 电子装置模块及其制造方法
JP2002134359A (ja) 電子部品ケースおよびそれを使用した電子部品
JP2001244145A (ja) 固体電解コンデンサ
US11011319B2 (en) Electronic component
US12057274B2 (en) Packaging structures for electronic elements and solid electrolytic capacitor elements and methods thereof
JPH06168854A (ja) 積層型固体電解コンデンサとその製造方法
CN112349603B (zh) 一种功率器件的制作方法、功率器件和电子设备
CN110416166B (zh) 半导体封装结构及其制作方法
KR102205195B1 (ko) 반도체 칩 적층 패키지 및 그 제조 방법
CN217214477U (zh) 电子组件封装结构及半成品组合体
JPH0684716A (ja) 固体電解コンデンサの製造方法
CN221226030U (zh) 卷绕型固态电解电容器的封装结构与其量产用的中间组合件
CN216288430U (zh) 一种芯片封装组件
JP2001307946A (ja) チップ形コンデンサ
CN220367816U (zh) 一种叠层铝电容器
CN215798501U (zh) 微机电系统器件的封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination