CN114639633A - 具有气隙区的半导体结构的制造方法 - Google Patents

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Abstract

本发明公开了一种具有气隙区的半导体结构的制造方法，包括：形成牺牲材料层及导电元件，牺牲材料层侧向邻接导电元件；在导电元件及牺牲材料层上形成遮罩图案；根据遮罩图案移除牺牲材料层的一部分，以露出剩余的牺牲材料层的侧表面；以及从剩余的牺牲材料层的侧表面进行等离子蚀刻工艺，以完全移除剩余的牺牲材料层而形成邻接导电元件的气隙区。此方法通过形成牺牲材料层、移除牺牲材料层的一部分以及从剩余的牺牲材料层的侧表面进行等离子蚀刻工艺以完全移除剩余的牺牲材料层，从而形成位于两导电元件之间的气隙区(其介电常数为1)，以有效降低两导电元件之间的寄生电容。

Description

具有气隙区的半导体结构的制造方法
技术领域
本发明是有关于一种具有气隙区的半导体结构的制造方法。
背景技术
随着半导体元件尺寸的微型化，半导体集成电路的效能以及密度也随之大幅提升。当半导体集成电路的制造水平达到次微米或纳米的技术等级时，电阻－电容延迟便成为电路效能是否能进一步提升的瓶颈。
为了降低电阻－电容延迟，可考虑降低导线之间的寄生电容，以增加金属内连线的传输速度，同时减少电能消耗。举例来说，可采用低介电常数材料来降低导线之间的寄生电容。然而随着半导体元件尺寸的微型化，低介电常数材料所带来的降低寄生电容的效果也越来越不敷使用。因此如何能够进一步降低导线之间的寄生电容成为本领域亟待解决的课题。
发明内容
为解决上述问题，本发明提供一种具有气隙区的半导体结构的制造方法。此方法通过形成牺牲材料层、移除牺牲材料层的一部分以及从剩余的牺牲材料层的侧表面进行等离子蚀刻工艺以完全移除剩余的牺牲材料层，从而形成位于两导电元件之间的气隙区(其介电常数为1)，以有效降低两导电元件之间的寄生电容。值得注意的是，相较于使牺牲材料层的顶表面露出再进行湿蚀刻工艺以完全移除牺牲材料层，本发明的“从剩余的牺牲材料层的侧表面进行等离子蚀刻工艺以完全移除剩余的牺牲材料层”，更适用于移除尺寸极小(例如宽度小于或等于5纳米)的牺牲材料层。
本发明提供一种具有气隙区的半导体结构的制造方法，包括：形成牺牲材料层及导电元件，牺牲材料层侧向邻接导电元件；在导电元件及牺牲材料层上形成遮罩图案；根据遮罩图案移除牺牲材料层的一部分，以露出剩余的牺牲材料层的侧表面；以及从剩余的牺牲材料层的侧表面进行等离子蚀刻工艺，以完全移除剩余的牺牲材料层而形成邻接导电元件的气隙区。
根据本发明一些实施例，形成牺牲材料层及导电元件包括：形成导电元件；形成牺牲材料覆盖导电元件；以及对牺牲材料进行间隙壁蚀刻工艺，以形成侧向邻接导电元件的牺牲材料层。
根据本发明一些实施例，方法还包括：在形成遮罩图案之前，形成覆盖层覆盖牺牲材料层。
根据本发明一些实施例，形成牺牲材料层及导电元件包括：在牺牲材料上方依序形成牺牲材料及覆盖材料，覆盖材料位；移除覆盖材料的一部分及其下方的牺牲材料的一部分，以形成牺牲材料层及覆盖牺牲材料层的覆盖层，牺牲材料层具有第一开口，覆盖层具有第二开口，第二开口大致对准第一开口；形成导电元件材料于第一开口及第二开口内及覆盖层上；以及对导电元件材料进行研磨工艺直至覆盖层露出，以形成侧向邻接牺牲材料层的导电元件。
根据本发明一些实施例，根据遮罩图案移除牺牲材料层的该部分还包括根据遮罩图案移除覆盖层的一部分。
根据本发明一些实施例，根据遮罩图案移除牺牲材料层的该部分及覆盖层的该部分之后，剩余的牺牲材料层的顶表面被剩余的覆盖层覆盖而未露出。
根据本发明一些实施例，根据遮罩图案移除牺牲材料层的该部分还包括根据遮罩图案移除导电元件的一部分。
根据本发明一些实施例，根据遮罩图案移除牺牲材料层的该部分及导电元件的该部分是使用含卤素等离子。
根据本发明一些实施例，牺牲材料层包括碳氢化合物。
根据本发明一些实施例，从牺牲材料层的侧表面进行等离子蚀刻工艺是使用氧气等离子、氮气等离子、氢气等离子、氨气等离子或其组合。
根据本发明一些实施例，剩余的牺牲材料层的宽度小于或等于5纳米。
附图说明
为使本发明的上述和其他目的、特征、优点与实施例能更明显易懂，请详阅以下的详细叙述并搭配对应的附图：
图1至图5绘示根据本发明一实施例的具有气隙区的半导体结构的制造方法的各工艺步骤的剖视示意图。
图6至图12绘示根据本发明一实施例的具有气隙区的半导体结构的制造方法的各工艺步骤的剖视示意图。
主要附图标记说明：
100-牺牲材料，102-牺牲材料层，102s-侧表面，102t-顶表面，200-导电元件材料，202-导电元件，300-覆盖材料，，302-覆盖层，400、600-遮罩图案，500-气隙区，w1-宽度。
具体实施方式
以下提供本发明的多种不同的实施例或实例，以实现所提供的标的的不同技术特征。下述具体实例的元件和设计用以简化本发明。当然，这些仅为示例，而非用以限定本发明。举例而言，说明书中揭示形成第一特征结构在第二特征结构的上方，其包括第一特征结构与第二特征结构形成而直接接触的实施例，亦包括于第一特征结构与第二特征结构之间另有其他特征结构的实施例，亦即，第一特征结构与第二特征结构并非直接接触。此外，本发明在各个实例中可能用到重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述结构之间的关系。
另外，空间相对用语，如“下”、“上”等，是用以方便描述一元件或特征与其他元件或特征在附图中的相对关系。这些空间相对用语旨在包含除了附图中所示的方位以外，装置在使用或操作时的不同方位。装置可被另外定位(例如旋转90度或其他方位)，而本文所使用的空间相对叙述亦可相对应地进行解释。
为解决先前技术中所述问题，本发明提供一种具有气隙区的半导体结构的制造方法。此方法通过形成牺牲材料层、移除牺牲材料层的一部分以及从剩余的牺牲材料层的侧表面进行等离子蚀刻工艺以完全移除剩余的牺牲材料层，从而形成位于两导电元件之间的气隙区(其介电常数为1)，以有效降低两导电元件之间的寄生电容。
值得注意的是，相较于使牺牲材料层的顶表面露出再进行湿蚀刻工艺以完全移除牺牲材料层，本发明的“从剩余的牺牲材料层的侧表面进行等离子蚀刻工艺以完全移除剩余的牺牲材料层”，更适用于移除尺寸极小(例如宽度小于或等于5纳米)的牺牲材料层。详细而言，对于移除尺寸极小的牺牲材料层，在湿蚀刻工艺中，可能会发生蚀刻液不易渗入的情形，导致蚀刻效果不完全。然而本发明是从牺牲材料层的侧表面进行等离子蚀刻工艺，故能有效地完全移除牺牲材料层而形成气隙区。以下将详述本发明的具有气隙区的半导体结构的制造方法的各种实施例。
图1至图5绘示根据本发明一实施例的具有气隙区的半导体结构的制造方法的各工艺步骤的剖视示意图。在一些实施例中，图1至图5绘示半导体结构的前段工序(frontend of line,FEOL)的工艺步骤。
如图1所示，形成导电元件202。在一些实施例中，形成多个导电元件202，这些导电元件202构成导电元件阵列(array)。在一些实施例中，导电元件202包括导电材料，导电材料例如为金属、金属化合物或多晶硅。金属例如可为钛、钽、钨、铝、铜、钼、铂或其他合适的金属。金属化合物例如可为氮化钛、氮化钽、碳化钽、氮化钽硅、氮化钨、氮化钼、氮氧化钼、氧化钌、钛铝、氮化钛铝、碳氮化钽或其他合适的金属化合物。在一些实施例中，先于基材(未绘示)上沉积导电元件材料，然后对导电元件材料进行微影蚀刻工艺以形成导电元件202。在一些实施例中，基材包含元素半导体，包括硅或锗的结晶、多晶或无定形结构；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟；任何其他合适的材料；或其组合。在一些实施例中，基材为掺杂基材，如n型掺杂基材或p型掺杂基材。
继续参照图1，在形成导电元件202之后，形成牺牲材料100覆盖导电元件202。在一些实施例中，牺牲材料100包括碳氢化合物或其他易于被特定等离子工艺移除的材料。在一些实施例中，牺牲材料100可利用涂布方式形成。
然后，如图1及图2所示，对牺牲材料100进行间隙壁蚀刻工艺，以形成侧向邻接导电元件202的牺牲材料层102。在一些实施例中，对牺牲材料100进行异向性等离子蚀刻，以得到如图2所示的牺牲材料层102。在一些实施例中，牺牲材料层102的宽度w1小于或等于5纳米。
继续参照图2，在形成牺牲材料层102之后，形成覆盖层302覆盖牺牲材料层102，使牺牲材料层102的顶表面未露出。在一些实施例中，覆盖层302亦覆盖导电元件202，使导电元件202的顶表面未露出。在一些实施例中，沉积覆盖材料于牺牲材料层102及导电元件202上，以形成覆盖层302。在一些实施例中，覆盖层302包括介电材料，如氮化硅、氧化硅、氮氧化硅或其他合适的介电材料。
然后，如图2及图3所示，形成遮罩图案400于导电元件202及牺牲材料层102上。在一些实施例中，遮罩图案400亦形成在覆盖层302上。在一些实施例中，遮罩图案400暴露出覆盖层302的一部分。在一些实施例中，遮罩图案400为硬遮罩。在一些实施例中，先于覆盖层302上形成遮罩材料(未绘示)，然后通过曝光显影工艺形成遮罩图案400。
接着，如图3及图4所示，根据遮罩图案400移除牺牲材料层102的一部分，以露出剩余的牺牲材料层102的侧表面102s。在一些实施例中，根据遮罩图案400移除牺牲材料层102的该部分还包括根据遮罩图案400移除覆盖层302暴露出的该部分。在一些实施例中，如图4所示，剩余的牺牲材料层102的顶表面102t被剩余的覆盖层302覆盖而未露出。
在一些实施例中，根据遮罩图案400移除牺牲材料层102的该部分还包括根据遮罩图案400移除导电元件202的一部分。在一些实施例中，根据遮罩图案400移除牺牲材料层102的该部分及导电元件202的该部分是使用含卤素等离子(例如含CF4等离子)。在一些实施例中，含卤素等离子亦可用以移除覆盖层302暴露出的该部分。换言之，可根据遮罩图案400移除覆盖层302暴露出的该部分及其下方的牺牲材料层102的该部分及导电元件202的该部分，从而露出剩余的牺牲材料层102的侧表面102s。
然后，如图4及图5所示，从剩余的牺牲材料层102的侧表面102s进行等离子蚀刻工艺，以完全移除剩余的牺牲材料层102而形成邻接导电元件202的气隙区500。由于在此采用等离子蚀刻工艺移除剩余的牺牲材料层102，而非采用湿蚀刻工艺移除牺牲材料层，因此不会发生因蚀刻液渗入不易而导致蚀刻不完全的情形。在此所述的气隙区500的制造方法可应用在移除尺寸极小(例如宽度小于或等于5纳米)的牺牲材料层。
图6至图12绘示根据本发明一实施例的具有气隙区的半导体结构的制造方法的各工艺步骤的剖视示意图。在一些实施例中，图6至图12绘示半导体结构的后段工序(backend of line,BEOL)的工艺步骤。
如图6所示，在一些实施例中，依序形成牺牲材料100及覆盖材料300，覆盖材料300位于牺牲材料100上方。在一些实施例中，牺牲材料100包括碳氢化合物或其他易于被特定等离子工艺移除的材料。在一些实施例中，覆盖材料300包括介电材料，如氮化硅、氧化硅、氮氧化硅或其他合适的介电材料。在一些实施例中，牺牲材料100可利用涂布方式形成。在一些实施例中，覆盖材料300可利用沉积方式形成。在一些实施例中，牺牲材料100及覆盖材料300可依序形成在基材(未绘示)上。
然后，如图6及图7所示，移除覆盖材料300的一部分及其下方的牺牲材料100的一部分，以形成牺牲材料层102及覆盖牺牲材料层102的覆盖层302。如图7所示，牺牲材料层102具有第一开口102a，覆盖层302具有第二开口302a，第二开口302a大致对准第一开口102a。“大致对准”一词是指第二开口302a及第一开口102a沿垂直方向的投影呈完全重叠或者接近完全重叠。
在一些实施例中，如图6及图7所示，根据遮罩图案600进行蚀刻工艺，以移除覆盖材料300的该部分及其下方的牺牲材料100的该部分。在一些实施例中，先于覆盖材料300上形成遮罩材料(未绘示)，然后对遮罩材料进行曝光显影工艺，以形成遮罩图案600。在一些实施例中，遮罩图案600为硬遮罩，包含金属氮化物，如氮化钛。在一些实施例中，前述蚀刻工艺例如为湿蚀刻或干蚀刻工艺(如等离子蚀刻工艺)。
接着，如图7及图8所示，形成导电元件材料200于第一开口102a及第二开口302a内及覆盖层302上。在一些实施例中，导电元件材料200包括导电材料，例如金属、金属化合物或多晶硅。在一些实施例中，导电元件材料200可利用电镀、化学镀或沉积方式形成。
然后，如图8及图9所示，对导电元件材料200进行研磨工艺直至覆盖层302露出，以形成侧向邻接牺牲材料层102的导电元件202。在一些实施例中，如图9所示，覆盖层302侧向邻接导电元件202。在一些实施例中，研磨工艺例如为化学机械研磨工艺。
接着，如图9及图10所示，形成遮罩图案400于导电元件202及牺牲材料层102上。在一些实施例中，遮罩图案400亦形成在覆盖层302上。在一些实施例中，先于覆盖层302上形成遮罩材料(未绘示)，然后对遮罩材料进行曝光显影工艺，以形成遮罩图案400。在一些实施例中，遮罩图案400为硬遮罩。在一些实施例中，遮罩图案400暴露出覆盖层302的一部分及导电元件202的一部分。
然后，如图10及图11所示，根据遮罩图案400移除牺牲材料层102的一部分，以露出剩余的牺牲材料层102的侧表面102s。在一些实施例中，剩余的牺牲材料层102的宽度w1小于或等于5纳米。在一些实施例中，根据遮罩图案400移除牺牲材料层102的该部分还包括根据遮罩图案400移除覆盖层302的一部分。在一些实施例中，如图11所示，剩余的牺牲材料层102的顶表面102t被剩余的覆盖层302覆盖而未露出。
在一些实施例中，根据遮罩图案400移除牺牲材料层102的该部分还包括根据遮罩图案400移除导电元件202的一部分。在一些实施例中，根据遮罩图案400移除牺牲材料层102的该部分及导电元件202的该部分是使用含卤素等离子。在一些实施例中，含卤素等离子亦可用以移除覆盖层302的该部分。换言之，可根据遮罩图案400移除覆盖层302暴露出的该部分及其下方的牺牲材料层102的该部分以及导电元件202暴露出的该部分，从而露出剩余的牺牲材料层102的侧表面102s。
然后，如图11及图12所示，从剩余的牺牲材料层102的侧表面102s进行等离子蚀刻工艺，以完全移除剩余的牺牲材料层102而形成邻接导电元件202的气隙区500。由于在此采用等离子蚀刻工艺移除剩余的牺牲材料层102，而非采用湿蚀刻工艺移除牺牲材料层，因此不会发生因蚀刻液渗入不易而导致蚀刻不完全的情形。在此所述的气隙区500的制造方法可应用在移除尺寸极小(例如宽度小于或等于5纳米)的牺牲材料层。
以上扼要地提及多种实施例的特征，因此所属领域的技术人员可较好了解本发明的各方面。所属领域的技术人员应意识到，为了落实相同的目的及/或达到在此提出的实施例的相同优点，其可轻易使用本发明以做为设计或修改其他工艺及结构的基础。所属领域的技术人员亦应了解的是，这些均等的构造不背离本发明的精神及范围，以及其人可在此进行各种改变、取代、及替代而不背离本发明的精神及范围。

Claims (11)

1.一种具有气隙区的半导体结构的制造方法，其特征在于，包括：
形成牺牲材料层及导电元件，所述牺牲材料层侧向邻接导电元件；
在所述导电元件及所述牺牲材料层上形成遮罩图案；
根据所述遮罩图案移除所述牺牲材料层的一部分，以露出剩余的所述牺牲材料层的一侧表面；以及
从剩余的所述牺牲材料层的所述侧表面进行等离子蚀刻工艺，以完全移除剩余的所述牺牲材料层而形成邻接所述导电元件的所述气隙区。
2.如权利要求1所述的制造方法，其特征在于，形成所述牺牲材料层及所述导电元件包括：
形成导电元件；
形成牺牲材料覆盖所述导电元件；以及
对所述牺牲材料进行间隙壁蚀刻工艺，以形成侧向邻接所述导电元件的所述牺牲材料层。
3.如权利要求1所述的制造方法，其特征在于，还包括：
在形成所述遮罩图案之前，形成覆盖层覆盖所述牺牲材料层。
4.如权利要求3所述的制造方法，其特征在于，形成所述牺牲材料层及所述导电元件包括：
依序形成牺牲材料及覆盖材料，所述覆盖材料位于所述牺牲材料上方；
移除所述覆盖材料的一部分及其下方的所述牺牲材料的一部分，以形成所述牺牲材料层及覆盖所述牺牲材料层的所述覆盖层，所述牺牲材料层具有第一开口，所述覆盖层具有第二开口，所述第二开口对准所述第一开口；
在所述第一开口及所述第二开口内及所述覆盖层上形成导电元件材料；以及
对所述导电元件材料进行研磨工艺直至所述覆盖层露出，以形成侧向邻接所述牺牲材料层的所述导电元件。
5.如权利要求3所述的制造方法，其特征在于，根据所述遮罩图案移除所述牺牲材料层的所述部分还包括根据所述遮罩图案移除所述覆盖层的一部分。
6.如权利要求5所述的制造方法，其特征在于，根据所述遮罩图案移除所述牺牲材料层的所述部分及所述覆盖层的所述部分之后，剩余的所述牺牲材料层的顶表面被剩余的所述覆盖层覆盖而未露出。
7.如权利要求1所述的制造方法，其特征在于，根据所述遮罩图案移除所述牺牲材料层的所述部分还包括根据所述遮罩图案移除所述导电元件的一部分。
8.如权利要求7所述的制造方法，其特征在于，根据所述遮罩图案移除所述牺牲材料层的所述部分及所述导电元件的所述部分是使用含卤素等离子。
9.如权利要求1所述的制造方法，其特征在于，所述牺牲材料层包括碳氢化合物。
10.如权利要求1所述的制造方法，其特征在于，从所述牺牲材料层的所述侧表面进行所述等离子蚀刻工艺是使用氧气等离子、氮气等离子、氢气等离子、氨气等离子或其组合。
11.如权利要求1所述的制造方法，其特征在于，剩余的所述牺牲材料层的宽度小于或等于5纳米。
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