CN114512497A - 薄膜晶体管电路及薄膜晶体管电路的制造方法 - Google Patents

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Abstract

本发明涉及薄膜晶体管电路及薄膜晶体管电路的制造方法。多晶硅层包括多晶硅薄膜晶体管的多晶硅部。第一导体层包括多晶硅薄膜晶体管的第一栅极电极部。第一绝缘体层包括位于第一栅极电极部和多晶硅部之间的第一绝缘体部。氧化物半导体层包括氧化物半导体薄膜晶体管的氧化物半导体部。第二导体层包括氧化物半导体薄膜晶体管的第二栅极电极部。第二绝缘体层包括位于第二栅极电极部与氧化物半导体部之间的第二绝缘体部。第二绝缘体层具有不小于8的相对介电常数。第二绝缘体层的整个区域被第二导体层覆盖。

Description

薄膜晶体管电路及薄膜晶体管电路的制造方法
技术领域
本发明涉及一种薄膜晶体管电路及薄膜晶体管电路的制造方法。
背景技术
将低温多晶硅薄膜晶体管(LTPS TFT)和氧化物半导体TFT并入到一个电路中的技术已经在实际应用中可用。例如，提出了包括低温多晶硅TFT和氧化物半导体TFT的像素电路。通过将具有高迁移率的低温多晶硅TFT和产生小的漏电流的氧化物半导体TFT并入到一个电路中实现了电路特性的改善和功耗的降低。
由于氧化物半导体TFT的迁移率低，因此为了提高氧化物半导体TFT的导通电流或降低氧化物半导体TFT的驱动电压，提出将高k绝缘体用于氧化物半导体TFT的栅极绝缘体。
发明内容
高k绝缘体膜的相对介电常数高于普通的基于硅的栅极绝缘膜的相对介电常数。因此，高k绝缘体膜能够提高TFT的导通电流，但可能导致较大的寄生电容。因此，需要一种改善氧化物半导体TFT的电流特性同时防止产生不期望的寄生电容的技术。
本发明的一方面是一种薄膜晶体管电路，包括：多晶硅层；位于多晶硅层上方的第一导体层；位于第一导体层与多晶硅层之间的第一绝缘体层；氧化物半导体层；位于氧化物半导体层上方的第二导体层；以及位于第二导体层与氧化物半导体层之间的第二绝缘体层。多晶硅层包括多晶硅薄膜晶体管的多晶硅部。第一导体层包括多晶硅薄膜晶体管的第一栅极电极部。第一绝缘体层包括位于第一栅极电极部与多晶硅部之间的第一绝缘体部。氧化物半导体层包括氧化物半导体薄膜晶体管的氧化物半导体部。第二导体层包括氧化物半导体薄膜晶体管的第二栅极电极部。第二绝缘体层包括位于第二栅极电极部与氧化物半导体部之间的第二绝缘体部。第二绝缘体层具有不小于8的相对介电常数。第二绝缘体层的整个区域被第二导体层覆盖。
本发明的一个方面是一种薄膜晶体管电路的制造方法。该方法包括：形成包括多晶硅薄膜晶体管的多晶硅部的多晶硅层；在多晶硅层的上层上形成包括多晶硅薄膜晶体管的绝缘体部的第一绝缘体层；在第一绝缘体层的上层上形成包括多晶硅薄膜晶体管的栅极电极部的第一导体层；形成包括氧化物半导体薄膜晶体管的氧化物半导体部的氧化物半导体层；在氧化物半导体层的上层上形成包括氧化物半导体薄膜晶体管的绝缘体部的第二绝缘体层；以及在第二绝缘体层的上层上形成包括氧化物半导体薄膜晶体管的栅极电极部的第二导体层。第二绝缘体层具有不小于8的相对介电常数。将第二导体层和第二绝缘体层一起蚀刻或者使用第二导体层作为掩模来蚀刻第二绝缘体层。
本发明的一方面改善了包括多晶硅薄膜晶体管和氧化物半导体薄膜晶体管的电路的特性。
应当理解，前面的概括描述和以下的详细描述都是示例性和解释性的，而不是对本发明的限制。
附图说明
图1示意性地示出了OLED显示装置的配置示例；
图2示出了像素电路的配置示例；
图3示意性示出了TFT基板的一部分的剖面结构；
图4示意性示出了TFT基板的另一部分的剖面结构；
图5是TFT基板的一部分的俯视图；
图6示出了CMOS(互补金属氧化物半导体)电路的示例；
图7示意性示出了图6所示的CMOS电路的剖面结构的示例；
图8A示出了图3所示的结构的制造方法的示例的步骤；
图8B示出了图3所示的结构的制造方法的示例的步骤；
图8C示出了图3所示的结构的制造方法的示例的步骤；
图8D示出了图3所示的结构的制造方法的示例的步骤；
图8E示出了图3所示的结构的制造方法的示例的步骤；
图8F示出了图3所示的结构的制造方法的示例的步骤；
图9示意性示出了实施方式2中的像素电路的一部分的剖面结构；
图10示意性示出了实施方式2中的CMOS电路的剖面结构；
图11是实施方式3中的氧化物半导体TFT的配置示例的剖面图；
图12是实施方式3中的氧化物半导体TFT的另一配置示例的剖面图；
图13A示出了图11中所示的氧化物半导体TFT的制造方法的示例的步骤；
图13B示出了图11中所示的氧化物半导体TFT的制造方法的示例的步骤；
图13C示出了图11中所示的氧化物半导体TFT的制造方法的示例的步骤；
图13D示出了图11中所示的氧化物半导体TFT的制造方法的示例的步骤；
图13E示出了图11中所示的氧化物半导体TFT的制造方法的示例的步骤；
图13F示出了图11中所示的氧化物半导体TFT的制造方法的示例的步骤；
图14示出了具有图11所示的结构的氧化物半导体TFT应用于图4所示的像素电路的示例；以及
图15示出了具有图11所示的结构的氧化物半导体TFT应用于图7所示的CMOS电路的示例。
具体实施方式
在下文中，将参考附图描述本发明的实施方式。需要说明的是，上述实施方式仅为实施本发明的示例，并不用于限制本发明的技术范围。附图中共同的元件由相同的附图标记表示，并且附图中的一些元件在尺寸或形状上被放大以便清楚地理解描述。
概述
以下描述采用有机发光二极管(OLED)显示装置作为包括薄膜晶体管电路的装置的示例。本发明中的OLED显示装置在像素电路和/或外围电路中包括低温多晶硅薄膜晶体管(LTPS TFT)和氧化物半导体TFT。氧化物半导体的示例是氧化铟镓锌(IGZO)。
氧化物半导体TFT产生小的漏电流，因此，例如，它可以用作与用于维持像素电路中的驱动晶体管的栅极电位的存储电容器(电容元件)连接的开关晶体管。例如，具有高迁移率的低温多晶硅TFT可以用作驱动晶体管。本发明的配置可以应用于除显示装置之外的装置。
在一个实施方式中，氧化物半导体TFT具有顶栅结构，并且其栅极绝缘体部由具有高相对介电常数的高k绝缘体制成。以下描述中的高k绝缘体的相对介电常数不小于8。对栅极绝缘体部使用相对介电常数高的绝缘体改善了氧化物半导体TFT的导通电流特性，从而装置可以具有更小的尺寸或更低的驱动电压。高k绝缘体的一示例的相对介电常数不大于100，另一示例的相对介电常数不大于50。
在具有层叠结构的薄膜晶体管电路中，氧化物半导体TFT的栅极电极部被包含在一个导体层中，并且氧化物半导体TFT的栅极绝缘体部被包含在一个高k绝缘体层中。氧化物半导体TFT的氧化物半导体部被包括在一个氧化物半导体层中。
栅极电极部、栅极绝缘体部和氧化物半导体部是氧化物半导体TFT的一部分，并且它们中的每一者是特定材料的膜的全部或一部分。一个层由相同的材料通过相同的工艺制成，并且可以由一个未分离的膜或多个分离的膜组成。一个膜可以具有单层结构或多层结构。
在一实施方式中，薄膜晶体管电路中的上述高k绝缘体层的整个区域当在层叠方向上观察时(俯视图中)被包括栅极电极部的导体层的区域覆盖。这种配置抑制了由高k绝缘体引起的寄生电容的产生。在一个实施方式的一个像素电路中，高k绝缘体层包括氧化物半导体TFT的栅极绝缘体部。在另一实施方式的一个像素电路中，高k绝缘体层还包括用于维持驱动TFT的栅极电位的存储电容器的绝缘体部。这种配置使得存储电容器的面积减小。
在上述一个实施方式的前一像素电路中，位于包括栅极绝缘体部的绝缘体层下方并与绝缘体层重叠的导体或半导体仅为氧化物半导体TFT的氧化物半导体部。在上述另一实施方式的后一像素电路中，位于包括栅极绝缘体部的绝缘体层下方并且在层叠方向上与绝缘体层重叠的导体或半导体仅是氧化物半导体TFT的氧化物半导体部及存储电容器的下电极部。
实施方式1
显示装置的配置
图1示意性地示出了OLED显示装置1的配置示例。OLED显示装置1包括在其上制造有机发光元件(OLED元件)和像素电路的薄膜晶体管(TFT)基板10、用于封装有机发光元件的封装基板20、和用于将TFT基板10与封装基板20接合的接合部(玻璃粉密封剂)30。TFT基板10与封装基板20之间的空间用干燥的氮气填充并用接合部30密封。封装基板20和接合部30构成结构封装单元。结构封装单元可以是薄膜封装(TFE)单元。
在TFT基板10的显示区域25外侧的阴极电极区域14的周边，设置有扫描驱动器31、发射驱动器32、保护电路33、驱动器IC 34以及解复用器36。驱动器IC 34通过柔性印刷电路(FPC)35连接到外部装置。扫描驱动器31、发射驱动器32和保护电路33是在TFT基板10上制造的外围电路。
扫描驱动器31驱动TFT基板10上的扫描线。发射驱动器32驱动发射控制线以控制像素的发光时段。驱动器IC 34例如安装有各向异性导电膜(ACF)。
保护电路33保护像素电路中的元件免受静电放电的影响。驱动器IC 34向扫描驱动器31和发射驱动器32提供电力和定时信号(控制信号)，并且还向解复用器36提供电力和数据信号。
解复用器36将驱动器IC 34的一个引脚的输出依次输出到d条数据线(d是大于1的整数)。解复用器36在每个扫描时段切换从驱动器IC 34向其输出数据信号的数据线d次，以驱动为驱动器IC 34的输出引脚数量d倍的数据线。
像素电路的配置
在TFT基板10上制作多个像素电路以控制提供给子像素(也简称为像素)的阳极电极部的电流。图2示出了像素电路的配置示例。每个像素电路包括驱动晶体管T1、选择晶体管T2、发射晶体管T3和存储电容器C1。像素电路控制OLED元件E1的发光。晶体管是TFT。除了驱动晶体管T1之外的晶体管都是开关晶体管。
选择晶体管T2是用于选择子像素的开关。选择晶体管T2为n沟道型氧化物半导体TFT，并且其栅极端子与扫描线16连接。源极端子与数据线15连接。漏极端子与驱动晶体管T1的栅极端子连接。
驱动晶体管T1是用于驱动OLED元件E1的晶体管(驱动TFT)。驱动晶体管T1为p沟道型低温多晶硅TFT，并且其栅极端子与选择晶体管T2的漏极端子连接。驱动晶体管T1的源极端子与发射晶体管T3的漏极端子连接，驱动晶体管T1的漏极端子与OLED元件E1连接。存储电容器C1设置在驱动晶体管T1的栅极端子与电源线18之间。
发射晶体管T3是用于控制向OLED元件E1供应/停止驱动电流的开关。发射晶体管T3为p沟道型低温多晶硅TFT，并且其栅极与发射控制线17连接。发射晶体管T3的源极端子与电源线18连接，发射晶体管T3的漏极端子与驱动晶体管T1的源极端子连接。
接下来，描述像素电路的操作。扫描驱动器31向扫描线16输出选择脉冲，以使选择晶体管T2导通。通过数据线15从驱动器IC 34供应的数据电压被存储到存储电容器C1。存储电容器C1在一帧时段期间保持存储的电压。驱动晶体管T1的电导根据存储的电压以模拟方式变化，从而驱动晶体管T1向OLED元件E1供应与发光水平相对应的正向偏置电流。
发射晶体管T3位于驱动电流的供应路径上。发射驱动器32向发射控制线17输出控制信号以控制发射晶体管T3的导通/断开。当发射晶体管T3导通时，驱动电流被供应给OLED元件E1。当发射晶体管T3断开时，停止该供应。可以通过控制晶体管T3的导通/断开来控制一帧时段中的点亮时段(占空比)。图2中的电路配置只是一个示例；像素电路可以有不同的配置。
TFT基板的配置
以下，对包括低温多晶硅TFT和氧化物半导体TFT的TFT基板的配置示例进行描述。氧化物半导体可以是IGZO。本说明书中描述的配置可应用于包括为其他种类的氧化物半导体的TFT的电路。
图3示意性地示出了TFT基板的一部分的剖面结构。低温多晶硅TFT 141、氧化物半导体TFT 142、存储电容器143和OLED元件144被制作在绝缘基板101上。这些元件对应于图2中的驱动晶体管T1、选择晶体管T2、存储电容器C1和OLED元件E1。
绝缘基板101是由树脂或玻璃制成的柔性或非柔性基板。低温多晶硅TFT 141包括低温多晶硅部102。低温多晶硅部102可以是一个岛状低温多晶硅有源膜，并且包括源极/漏极区域104和105以及在面内方向上夹在源极/漏极区域104和105之间的沟道区域103。
源极/漏极区域104和105由通过掺杂高浓度杂质而引起的电阻降低的低温多晶硅制成；它们与源极/漏极电极部109和110连接。沟道区域103由电阻未降低的低温多晶硅(高电阻低温多晶硅)制成。
低温多晶硅部102被包含在低温多晶硅层中。低温多晶硅层包括多个像素电路中的低温多晶硅TFT的低温多晶硅部。低温多晶硅层直接形成在绝缘基板101上。虽然图3的示例中的低温多晶硅部102与绝缘基板101接触，但是可以在它们之间设置诸如氮化硅层的另一绝缘体层。
低温多晶硅TFT 141具有顶栅结构。除了顶栅之外，低温多晶硅TFT 141可以还具有底栅。这同样适用于其他实施方式。低温多晶硅TFT 141还包括栅极电极部107以及在层叠方向上位于栅极电极部107与沟道区域103之间的栅极绝缘体部106。栅极绝缘体部(第一绝缘体部)106被包含在包括其他低温多晶硅TFT的栅极绝缘体部的绝缘体层(第一绝缘体层)中。沟道区域103、栅极绝缘体部分106以及栅极电极部107从底部(更靠近绝缘基板101的一侧)按该顺序布置；栅极绝缘体部106与沟道区域103和栅极电极部107接触。
栅极电极部(第一栅极电极部)107由导体制成并且被包括在导体层(第一导体层)中。栅极电极部107可以由金属制成。例如，金属材料可以期望地选自Mo、W、Nb和Al。在图3的配置示例中，包括栅极电极部107的金属膜和包括栅绝缘体部106的绝缘膜具有岛状形状；该绝缘膜的整个区域被金属膜覆盖。该示例中的栅极绝缘体部分106由氧化硅制成并且被包括在氧化硅层中。这种配置为低温多晶硅TFT 141提供高工作稳定性。
层间绝缘膜108被设置为覆盖低温多晶硅部102、栅极绝缘体部106以及栅极电极部107。层间绝缘膜108可以是氧化硅膜或氮化硅膜。源极/漏极电极部109和110设置在层间绝缘膜108上方并且通过层间绝缘膜108中的接触孔与源极/漏极区域104和105连接。源极/漏极电极部109和110的材料例如可以是Al或Ti。
存储电容器143包括下电极部111、与下电极部111相对的上电极部120以及夹在下电极部111与上电极部120之间的绝缘体部118。下电极部111位于层间绝缘膜108的上方并且与源极/漏极电极部110连续。下电极部111被包括在与源极/漏极电极部109和110相同的导体层中。
另一个层间绝缘膜112置于层间绝缘膜108上方。层间绝缘膜112可以是氧化硅膜。层间绝缘膜112被设置为覆盖下电极部111、源极/漏极电极部109和110以及层间绝缘膜108。层间绝缘膜112在下电极部111与上电极部120之间的部分中具有开口。绝缘体部分118设置在开口的内部以及开口的外周。
绝缘体部118由高k绝缘体制成；其与开口内的下电极部111接触，并且绝缘体部118的顶表面与上电极部120接触。存储电容器143的整个绝缘部由高k绝缘体部118以及层间绝缘膜112的一部分组成。高k绝缘体可以是绝缘金属化合物，例如金属氧化物或金属氮化物。具体而言，可以采用TaOx、AlOx、HfOx、ZrOx、YOx或NbOx。使绝缘体部118的至少一部分位于开口中的配置提高了存储电容器143的平均相对介电常数从而获得更高的静电容量。
氧化物半导体TFT 142包括氧化物半导体部113。氧化物半导体部113可以是一个岛状氧化物半导体有源膜，并且包括源极/漏极区域115和116以及在面内方向上夹在源极/漏极区域115和116之间的沟道区域114。
源极/漏极区域115和116由电阻降低的IGZO制成；它们与源极/漏极电极部122和123连接。沟道区域114由电阻未降低的IGZO(高电阻IGZO)制成。
氧化物半导体部113被包含在氧化物半导体层中。氧化物半导体层包括多个氧化物半导体TFT的氧化物半导体部。氧化物半导体层设置在层间绝缘膜112的上方。
氧化物半导体TFT 142具有顶栅结构。除了顶栅之外，氧化物半导体TFT 142还可以具有底栅。这同样适用于其他实施方式。氧化物半导体TFT 142还包括栅极电极部119以及在层叠方向上位于栅极电极部119与沟道区域114之间的栅绝缘体部117。沟道区域114、栅极绝缘体部117和栅极电极部119从底部(靠近绝缘体基板101的一侧)按该顺序布置；栅极绝缘体部117与沟道区域114和栅极电极部119接触。
栅极电极部(第二栅极电极部)119由导体制成并且被包括在导体层(第二导体层)中。栅极电极部119可以由金属制成。例如，金属材料可以期望地选自Mo、W、Nb和Al。
栅极绝缘体部(第二绝缘体部)117被包括在由高k绝缘体制成的高k绝缘体层(第二绝缘体层)中。高k绝缘体层包括存储电容器143的绝缘体部118。高k绝缘体层包括多个像素电路的氧化物半导体TFT的绝缘体部和存储电容器。在图3中的配置示例中，包括栅极电极部119的金属膜和包括栅极绝缘体部117的绝缘膜具有岛状形状；绝缘膜的整个区域被金属膜覆盖。虽然图3示出了一个低温多晶硅TFT和一个氧化物半导体TFT，但是像素电路中的其他低温多晶硅TFT和氧化物半导体TFT具体相同的结构。
层间绝缘膜121设置为覆盖氧化物半导体TFT 142的氧化物半导体部113、栅极绝缘体部117和栅极电极部119以及存储电容器143的绝缘体部118和上电极部120。层间绝缘膜121覆盖层间绝缘膜112的一部分。层间绝缘膜121可以是氧化硅膜。
氧化物半导体TFT 142的源极/漏极电极部122和123设置在层间绝缘膜121的上方。源极/漏极电极部122和123通过层间绝缘膜121中的接触孔与氧化物半导体TFT 142的源极/漏极区域115和116连接。
从源极/漏极电极部123连续的连接部129通过穿过层间绝缘膜121开口的接触孔与存储电容器143的上电极部120连接并且进一步通过穿过层间绝缘膜121、112和108开口的接触孔与低温多晶硅TFT 141的栅极电极部107连接。连接部129将源极/漏极电极部123、上电极部120和栅极电极部107相互连接。源极/漏极电极部122和123以及连接部129被包括在导体层中。导体层的材料根据期望选择；例如，可以使用Al或Ti。
绝缘平坦化膜124被布置为覆盖上述的导体层的暴露部分和层间绝缘膜121。平坦化膜124可以由有机材料制成。阳极电极部125设置在平坦化膜124上方。阳极电极部125通过穿过平坦化膜124和层间绝缘膜121和112开口的接触孔与低温多晶硅TFT 141的源极/漏极电极部109连接。
阳极电极部125可以包括三层，即ITO或IZO的透明膜、诸如Ag、Mg、Al或Pt的金属或包含这类金属的合金的反射膜、以及例如如上所述的另一透明膜。阳极电极部125的该三层结构仅是一个示例；阳极电极部分125可以具有两层结构。
在阳极电极部125的上方，设置绝缘像素限定层126以隔离OLED元件144。像素限定层126可以由有机材料制成。有机发光膜127设置在阳极电极部125的上方。有机发光膜127例如从底部由空穴注入层、空穴传输层、发光层、电子传输层以及电子注入层按该顺序组成。有机发光膜127的层叠结构根据设计来确定。
此外，在有机发光膜127的上方设置阴极电极部128。一个OLED元件144的阴极电极部128是未分离的导体膜的一部分。阴极电极部128透射来自有机发光膜127的可见光的一部分。设置在像素限定层126的开口内的阳极电极部125、有机发光膜127和阴极电极部128的堆叠对应于OLED元件144。
图4示意性地示出了TFT基板的另一部分的剖面结构。图4不包括图3中包括的OLED元件144，但包括用于传输选择信号的扫描线130，该选择信号用于选择要被提供数据信号的子像素。扫描线130设置在平坦化膜124的上方并通过穿过平坦化膜124和层间绝缘膜121开口的接触孔与氧化物半导体TFT 142的栅极电极部119连接。
图4提供了包括导电元件的层的附图标记。在以下的示例中，导体层为金属层。具体而言，低温多晶硅TFT 141的栅极电极部107被包括在金属层M1中。存储电容器143的下电极部111和低温多晶硅TFT 141的源极/漏极电极部109和110被包括在金属层M2中。
氧化物半导体TFT 142的栅极电极部119和存储电容器143的上电极部120被包括在金属层M3中。氧化物半导体TFT 142的源极/漏极电极部122和123以及连接部129被包括在金属层M4中。扫描线130被包括在金属层M5中。如上所述，氧化物半导体TFT 142的栅极绝缘体部和存储电容器143的绝缘体部被包括在同一高k绝缘体层中。
图5是TFT基板的一部分的俯视图。被包括在最下面的金属层M1中的金属膜151包括低温多晶硅TFT 141的栅极电极部107。栅极电极部107可以是当平面观察(在层叠方向上)时金属膜151与低温多晶硅部102的重叠部分。
金属层M1上方的金属层M2包括金属膜152和153。金属膜152包括低温多晶硅TFT141的源极/漏极电极部109。金属膜153包括低温多晶硅TFT 141的源极/漏极电极部110和存储电容器143的下电极部111。下电极部111可以是当平面观察时金属膜153与存储电容器143的上电极部120的重叠部分。
金属层M2上方的金属层M3包括金属膜154以及与存储电容器143的上电极部120相对应的金属膜。金属膜154包括氧化物半导体TFT 142的栅极电极部119以及连接扫描线130和栅极电极部119的连接部。栅极电极部分119可以是当平面观察时(在层叠方向上)金属膜154与氧化物半导体部113的重叠部分。上电极部120由一个金属膜构成。上电极部120小于金属膜153，并且上电极部120的外周位于金属膜153的外周的内侧；整个上电极部120位于金属膜153的区域内。
包括栅极绝缘体部117的高k绝缘体膜设置在金属膜154的正下方。该绝缘体膜的整个区域被金属膜154覆盖。在一示例中，该绝缘体膜的外周与金属膜154的外周重合。此外，高k绝缘体膜的存储电容器143的绝缘体部118设置在存储电容器143的上电极部120的正下方。该绝缘体部(绝缘体膜)118的整个区域被上电极部120覆盖。在一示例中，该绝缘体部118的外周与上电极部120的外周重合。
如上所述，栅极绝缘体部117和绝缘体部118被包括在同一高k绝缘体层中。包括像素电路中的其他氧化物半导体TFT的栅极绝缘体部的绝缘体膜都以相同的方式被包括栅极电极部的金属膜覆盖。像素电路中的所有氧化物半导体TFT的栅极绝缘体部都被包括在同一个高k绝缘体层中。包括这些绝缘体部的高k绝缘体层的整个区域被像素电路中的金属层M3覆盖。这种配置抑制了由高k绝缘体引起的寄生电容的增加。
金属层M3上方的金属层M4包括金属膜155。金属膜155包括氧化物半导体TFT 142的源极/漏极电极部123以及将源极/漏极电极部123、上电极部120以及低温多晶硅TFT 141的栅极电极部107相互连接的连接部129。
金属层M4上方的金属层M5包括扫描线130。由于与氧化物半导体TFT 142的栅极电极部119连接的扫描线130设置在与栅极电极部119的层不同的金属层上，因此扫描线130下方未设置高k绝缘体，从而抑制了寄生电容。
在像素电路的一示例中，位于高k绝缘体层下方并且在平面观察时与高k绝缘体层重叠的导体仅是存储电容器143的下电极部111。此外，与高k绝缘体层重叠的半导体仅是像素电路中的所有的氧化物半导体TFT的氧化物半导体部。这种配置有效地抑制了由高k绝缘体引起的寄生电容的产生。存储电容器143的整个绝缘体部可以由不同于高k绝缘体的绝缘体(例如氧化硅或氮化硅)制成。
接下来，对TFT基板上的驱动电路31或32中包括的CMOS电路的配置进行描述。图6示出了CMOS电路的示例。CMOS电路包括p沟道型低温多晶硅TFT 201和n沟道型氧化物半导体TFT 202。低温多晶硅TFT 201的源极/漏极与n沟道型氧化物半导体TFT 202的源极/漏极连接。低温多晶硅TFT 201的栅极和氧化物半导体TFT 202的栅极连接并且它们被提供相同的信号。
图7示意性地示出了图6所示的CMOS电路的剖面结构的示例。主要描述与图3所示的剖面结构的示例的不同之处。在图7的配置示例中，去除了图3的配置示例中的存储电容器143。此外，低温多晶硅TFT 201的源极/源极电极部210和氧化物半导体TFT 202的源极/漏极电极部223连接，并且进一步，栅极电极部207和栅极电极部219连接。
图7中的低温多晶硅TFT 201可以具有与图3中的低温多晶硅TFT 141相同的配置。它们的尺寸可以不同。低温多晶硅TFT 201包括低温多晶硅部208、栅极绝缘体部206和栅极电极部207。低温多晶硅部208包括沟道区域203和源极/漏极区域204、205。源极/漏极电极部209、210通过层间绝缘膜108中的接触孔与源极/漏极区域204、205连接。
低温多晶硅部208、栅极绝缘体部206、栅极电极部207以及源极/漏极电极部209、210分别对应于图3中的低温多晶硅部102、栅极绝缘体部106、栅极电极部107以及源极/漏极电极部109、110。每个元件被包括在与相应元件相同的层中。
图7中的氧化物半导体TFT 202可以具有与图3中的氧化物半导体TFT 142相同的配置。它们的尺寸可以不同。氧化物半导体TFT 202包括氧化物半导体部213、栅极绝缘体部217和栅极电极部219。氧化物半导体部213包括沟道区域214和源极/漏极区域215、216。氧化物半导体部213、栅极绝缘体部217和栅极电极部219分别对应于图3中的氧化物半导体部113、栅极绝缘体部117和栅极电极部119。每个元件被包括在与相应元件相同的层中。
连接部229从氧化物半导体TFT 202的源极/漏极电极部223连续，并通过穿过层间绝缘膜112和121开口的接触孔与低温多晶硅TFT 201的源极/漏极电极部210连接。连接部230通过穿过层间绝缘膜121和平坦化膜124开口的接触孔与氧化物半导体TFT 202的栅极电极部219连接。连接部230还通过穿过层间绝缘膜108、112和121以及平坦化膜124开口的接触孔与低温多晶硅TFT 201的栅极电极部207连接。连接部230被包括在金属层M5中。
类似于参考图3描述的配置，氧化物半导体TFT 202的栅极绝缘体部217被包括在高k绝缘体层中。在驱动电路31和32中，包括每个氧化物半导体TFT的栅极绝缘体部的绝缘体膜的整个区域被包括氧化物半导体TFT的栅极电极部的金属膜覆盖。
驱动电路31和32中的所有的氧化物半导体TFT的栅极绝缘体部被包括在相同的高k绝缘体层中。在驱动电路中，包括这些绝缘体部的高k绝缘体层的整个区域被包括氧化物半导体TFT 202的栅极电极部219的金属层覆盖。绝缘体层的这种配置抑制了由高k绝缘体引起的寄生电容的增加。在一示例中，每个高k绝缘体膜的外周与覆盖它的金属膜的外周重合。
在驱动电路31和32中，当平面观察时位于高k绝缘体层下方并与高k绝缘体层重叠的导体和半导体仅是驱动电路中的一个或多个氧化物半导体TFT的氧化物半导体部，或驱动电路中的一个或多个氧化物半导体TFT的氧化物半导体部和一个或多个电容器的下电极部。这种配置有效地抑制了由高k绝缘体引起的寄生电容的产生。
制造方法
参照图8A至图8F描述图3中所示的结构的制造方法。如图8A所示，该制造制作低温多晶硅TFT 141。该制造首先在绝缘基板101上形成低温多晶硅部102。具体而言，该制造通过CVD(化学气相沉积)沉积非晶硅，并通过准分子激光退火使非晶硅结晶以形成低温多晶硅膜。该制造通过光刻对低温多晶硅膜进行图案化以形成岛状多晶硅部102。
接下来，该制造例如通过CVD形成包括栅极绝缘体部106的绝缘体层(例如SiOx膜)。此外，该制造通过溅射形成金属层M1(见图4)并通过光刻一起(通过使用相同的掩膜的同一工序)图案化(蚀刻)金属层M1和绝缘体层以形成栅极电极部107和栅极绝缘体部106。该工艺的结果是，绝缘体仅保留在金属层M1的下方。制造的另一示例首先蚀刻包括栅极电极部107的金属层，随后使用金属层M1作为掩模蚀刻其下方的绝缘体层。
进一步，该制造使用栅极电极部107作为掩模向低温多晶硅部102注入杂质以产生低电阻区域104和105。被栅极电极部107覆盖的高电阻区域对应于沟道区域103。
接下来，该制造通过CVD形成层间绝缘膜108，并且进一步通过各向异性蚀刻在层叠的绝缘膜中开设接触孔。进一步，该制造通过溅射形成金属层M2(参见图4)并通过光刻将金属层M2图案化以形成源极/漏极电极部109和110以及存储电容器143的下电极部111(见图4)。
接下来，参照图8B，该制造通过CVD在层间绝缘膜108和源极/漏极电极部109和110上形成层间绝缘膜112。接下来，该制造通过溅射形成氧化物半导体层并通过光刻将氧化物半导体层图案化。其结果是，形成氧化物半导体TFT142的岛状氧化物半导体部113(见图4)。
接下来，参考图8C，该制造通过蚀刻去除层间绝缘膜112的一部分以从层间绝缘膜112的开口暴露存储电容器143的下电极部111的一部分(见图4)。
接下来，参考图8D，该制造通过溅射形成高k绝缘体膜。该制造进一步通过溅射形成金属层M3(见图4)。该制造通过光刻一起(通过使用同一掩膜的同一工序)图案化(蚀刻)金属层M3和高k绝缘体膜以形成氧化物半导体TFT 142的栅极电极部119、存储电容器143的上电极部120、氧化物半导体TFT 142的栅极绝缘体部117以及存储电容器143的绝缘体部118。
该工艺的结果是，高k绝缘体仅保留在金属层M3的下方并且高k绝缘体层的其余区域全体被金属层M3覆盖。制造的另一示例将金属层M3图案化以形成栅极电极部119和上电极部120，随后使用金属层(金属图案)M3作为掩模将高k绝缘体层图案化。存储电容器143的绝缘体部118也设置在层间绝缘膜112中的开口内。该配置提高了存储电容器143的平均相对介电常数，从而为存储电容器143提供了更高的静电容量。
接下来，参考图8E，该制造使用栅极电极部119作为掩模来降低氧化物半导体部113的端部区域115和116的电阻。通过将未被栅极电极部119覆盖的区域中的氧化物半导体部113暴露于He等离子体，能够降低电阻。被栅极电极部119覆盖的区域114对应于高电阻沟道区域。降低电阻可以在形成层间绝缘膜121的下一步骤中进行。
接下来，参考图8F，该制造通过CVD形成层间绝缘膜121，并通过光刻对层间绝缘膜121进行各向异性蚀刻以开设接触孔。进一步，该制造通过溅射形成金属层M4(见图4)并通过光刻将金属层M4图案化。其结果是，形成氧化物半导体TFT 142的源极/漏极电极部122和123以及连接部129。
尽管图中未示出，但是该制造进一步形成平坦化膜124和金属层M5，随后形成阳极电极部125。此外，该制造形成像素限定层126，随后在阳极电极部125上形成有机发光膜。有机发光膜的成膜通过金属掩模在与像素相对应的位置处通过气相沉积来沉积有机发光材料。该制造进一步沉积用于阴极电极部128的金属材料。
实施方式2
下面描述包括结构与实施方式1中的结构不同的氧化物半导体TFT的电路的示例。图9示意性地示出了像素电路的一部分的剖面结构。下面主要描述与图3所示配置的不同之处。
氧化物半导体TFT 142的栅极绝缘体部由多个层叠的绝缘体部组成，具体而言，由高k绝缘体部136和界面绝缘体部135组成。界面绝缘体部135具有与高k绝缘体部136和氧化物半导体部113的界面。
在一示例中，界面绝缘体部135被包括在包括其他氧化物半导体TFT的界面绝缘体部的硅基绝缘体层中。硅基绝缘体层的示例由氧化硅(SiOx)制成。另一个示例由氮化硅制成。在高k绝缘体和氧化物半导体之间插设硅基绝缘体稳定了氧化物半导体TFT 142的特性。
氧化硅的相对介电常数低于高k绝缘体的相对介电常数。界面绝缘体部135可以比高k绝缘体部136薄。这种配置防止了栅极绝缘体部的总体相对介电常数变低。
在另一个示例中，界面绝缘体部135由包含碳元素的高k绝缘体(含碳高k绝缘体)制成，高k绝缘体部136由基本上不含碳元素的高k绝缘体(无碳高k绝缘体)制成。界面绝缘体部135被包括在包含其他氧化物半导体TFT的界面绝缘体部的含碳高k绝缘体层中。高k绝缘体部136被包括在包含其他氧化物半导体TFT的高k绝缘体部的无碳高k绝缘体层中。在无碳高k绝缘体和氧化物半导体之间插设含碳高k绝缘体稳定了氧化物半导体TFT 142的特性。
由含碳高k绝缘体制成的界面绝缘体部135可以比由无碳高k绝缘体制成的高k绝缘体部136更薄。无碳高k绝缘体可以通过一般的溅射而成膜。另一方面，含碳高k绝缘体通过原子层沉积(ALD)而成膜，原子层沉积(ALD)是使用有机金属作为前驱体的CVD。含碳高k绝缘体的成膜时间比无碳高k绝缘体的成膜时间长。因此，上述膜厚关系实现了更短的工艺时间。
同时，当含碳高k绝缘体中的碳浓度不小于1×1018cm-3并且无碳高k绝缘体中的碳浓度小于1×1018cm-3时，氧化物半导体TFT 142的特性更加稳定。
在图9的配置示例中，存储电容器143的绝缘体部总体由界面绝缘体部137、高k绝缘体部138以及层间绝缘膜112的一部分组成。界面绝缘体部137被包括在与界面绝缘体部135相同的层中。高k绝缘体部138被包括在与高k绝缘体部136相同的层中。
金属层M3、包括界面绝缘体部135和137的绝缘体层、以及包括高k绝缘体部分136和138的绝缘体层具有相同的平面形状。这些的层叠结构可以通过将两个绝缘体层与金属层M3一起蚀刻(通过使用同一掩模的同一工序)或者通过使用金属层M3作为掩模蚀刻两个绝缘体层来形成。界面绝缘体部137是可选的。
图10示意性地示出了CMOS电路的剖面结构。主要描述与图7中所示的配置示例的不同之处。氧化物半导体TFT 202的栅极绝缘体部由高k绝缘体部236和界面绝缘体部235组成。高k绝缘体部236可以被包括在与高k绝缘体部136和138相同的层中。界面绝缘体部235可以被包括在与界面绝缘体部135和137相同的层中。
界面绝缘体部235具有与高k绝缘体部236和氧化物半导体部213的界面。在一个示例中，界面绝缘体部235可以由氧化硅(SiOx)制成。在高k绝缘体和氧化物半导体之间插设氧化硅稳定了氧化物半导体TFT 202的特性。
界面绝缘体部235可以比高k绝缘体部236薄。这种配置防止栅极绝缘体部的总体相对介电常数变低。
在另一示例中，界面绝缘体部235由含碳高k绝缘体制成，高k绝缘体部236由无碳高k绝缘体制成。这种配置使氧化物半导体TFT 202的特性稳定。由含碳高k绝缘体制成的界面绝缘体部235可以比由无碳高k绝缘体制成的高k绝缘体部236薄。这种膜厚关系实现了更短的工艺时间。
实施方式3
下文描述氧化物半导体TFT的另一配置示例。下面描述的氧化物半导体TFT包括高k绝缘体和氧化物半导体的化合物层作为氧化物半导体部的源极/漏极区域与源极/漏极电极部之间的界面层。界面层具有与每个源极/漏极区域和每个源极/漏极电极部的界面。界面层在源极/漏极区域与源极/漏极电极部之间提供良好的接触特性。下面描述的是具有顶栅结构的氧化物半导体TFT，但是界面层可应用于具有底栅结构的氧化物半导体TFT。
图11是氧化物半导体TFT的这种配置示例的剖面图。氧化物半导体TFT被制作在绝缘基板301上。氧化物半导体的一个示例是IGZO。氧化物半导体TFT包括氧化物半导体部311。氧化物半导体部311可以是一个岛状氧化物半导体有源膜并且包括源极/漏极区域315和316以及在面内方向上在源极/漏极区域315和316之间的沟道区域314。
源极/漏极区域315和316由电阻降低的氧化物半导体制成。沟道区域314由电阻未降低的氧化物半导体制成。在沟道区域314的上方设置由氧化物半导体和高k绝缘体的混合物制成的混合物界面部317。高k绝缘体可以是实施方式1中提到的高介电质或具有剩余极化强度的铁电体(例如PZT)。混合物界面部317具有与由高k绝缘体制成的栅极绝缘体部321和沟道区域314的界面。
在源极/漏极区域315和316上方，设置由氧化物半导体和高k绝缘体的化合物制成的化合物界面部318和319。源极/漏极区域315和316通过化合物界面部318和319与源极/漏极电极部322和323连接。化合物界面部318具有与源极/漏极电极部323和源极/漏极区域315的界面并且化合物界面部319具有与源极/漏极电极部322和源极/漏极区域316的界面。
在使用InGaZnOx作为氧化物半导体并且使用AlOy作为高k绝缘体的示例中，混合物界面部317可以表示为(IGZOx+AlOy)。化合物界面部318和319可以表示为(IGZOx-1AlOy+1)。如从该示例注意到的，在化合物界面部318和319中，氧化物半导体中的缺氧增加。其结果是，化合物界面部318和319的电阻变得低于源极/漏极区域315和316的电阻，从而获得更好的接触特性和导通电流特性。
化合物界面部318和319不仅可以由上述元件氧化物半导体和高k绝缘体(例如，In-Ga-Zn-Al-O)组成，还可以由在制造步骤的工艺气体中包含的元素组成。例如，如下所述，当膜暴露于含氟等离子体时，化合物界面部318和319可以由In-Ga-Zn-Al-F-O组成。如上所述，高k绝缘体可以包括除了Al之外的Ta或Hf元素。
栅极电极部320置于栅绝缘体部321上方。栅极电极部320由导体制成；例如，可以使用诸如Mo、W、Nb或Al的金属。与前述其他实施方式中的配置类似，包括栅极绝缘体部321的绝缘体层的整个区域被包括氧化物半导体TFT中的栅极电极部320的金属层覆盖。
层间绝缘膜324被设置为覆盖氧化物半导体部的上述元件。层间绝缘膜324可以是氧化硅膜。氧化物半导体TFT的源极/漏极电极部322和323设置在层间绝缘膜324上方。源极/漏极电极部322和323通过层间绝缘膜324中的接触孔以及化合物界面部318和319与源极/漏极区域315和316连接。
图12是氧化物半导体TFT的另一配置示例的剖面图。主要描述与图11中的配置示例的不同之处。在图12中的氧化物半导体TFT中，位于栅极电极部320与氧化物半导体部311之间的高k绝缘体部被包括在延伸到栅极电极部320外部的高k绝缘体膜325中。高k绝缘体膜325覆盖氧化物半导体部311。与实施方式1和2中的配置不同，化合物界面部318和319可应用于高k绝缘体从栅极电极部下方的区域延伸到栅极电极部外部的电路。
当在沉积高k绝缘体膜325之前氧化物半导体部311的表面暴露于含氟等离子体时，产生这些化合物界面部。在高k绝缘体膜325的成膜中通过粒子(等离子体粒子和自由基粒子)的动能和热能，化合物界面部的电阻进一步降低。在图11和图12所示的配置中，栅极绝缘体部321可以具有下层的高k绝缘体和相对介电常数低于8的上层的低k绝缘体的层叠结构。
接下来，参考图13A至图13F描述图11所示的氧化物半导体TFT的制造方法的示例。参考图13A，该制造通过溅射在绝缘基板301上形成氧化物半导体层并通过光刻将氧化物半导体层图案化。其结果是，形成岛状氧化物半导体膜351。
接下来，参考图13B，该制造通过溅射形成高k绝缘体膜352。其结果是，在氧化物半导体膜351中产生高k绝缘体和氧化物半导体的混合物部354。混合物部354下方的层是仅由氧化物半导体构成的氧化物半导体部311。进一步，该制造通过溅射形成金属膜353。
接下来，参考图13C，该制造通过光刻一起(通过使用同一掩膜的同一工序)蚀刻金属膜353和高k绝缘体膜352以形成栅极电极部320和栅极绝缘体部321。在另一示例中，该制造蚀刻金属膜353，随后使用栅极电极部320作为掩模蚀刻高k绝缘体膜352以形成栅极绝缘体膜321。
接下来，参考图13D，该制造将混合物部354和氧化物半导体部311在未被用作掩模的栅极电极部320覆盖的区域中暴露于氟等离子体。作为该工艺的结果，产生化合物界面部318和319以及源极/漏极区域315和316。化合物界面部318和319除了构成氧化物半导体和高k绝缘体的元素之外，还可以包含氟元素。化合物界面部318和319之间的区域对应于混合物界面部317，并且源极/漏极区域315和316之间的区域对应于高电阻沟道区域314。使用氟等离子体的该工艺可以通过在如图13C所示执行蚀刻之后将混合物部354和氧化物半导体部311暴露于诸如CF4的气体的等离子体来实现。
接下来，参考图13E，该制造通过CVD形成层间绝缘膜324。接下来，参考图13F，该制造通过光刻对层间绝缘膜324进行各向异性蚀刻以在层间绝缘膜324中开设接触孔。进一步，该制造通过溅射形成金属膜并通过光刻将金属膜图案化。其结果是，形成氧化物半导体TFT的源极/漏极电极部322和323。
图14和图15示出了将具有参考图11描述的结构的氧化物半导体TFT应用于图4所示的像素电路和图7所示的CMOS电路的示例。在图14的像素电路中，氧化物半导体TFT 142包括化合物界面部401和402。在图15的CMOS电路中，氧化物半导体TFT 202包括化合物界面部405和406。这些电路表现出实施方式1和实施方式3中描述的效果。如从这些示例中注意到的，本实施方式中的氧化物半导体TFT可应用于各种电路。
实施方式3中描述的化合物界面部和实施方式2中描述的界面绝缘体部可以应用于一个氧化物半导体TFT。这种配置为氧化物半导体TFT提供了更高的操作稳定性和更好的导通电流特性。
如上所述，已经描述了本发明的实施方式；然而，本发明不限于上述实施方式。本领域技术人员可以在本发明的范围内容易地修改、添加或转换上述实施方式中的各个元素。一个实施方式的配置的一部分可以替换为另一实施方式的配置，或者一个实施方式的配置可以被并入到另一实施方式的配置中。

Claims (9)

1.一种薄膜晶体管电路，包括：
多晶硅层；
位于所述多晶硅层上方的第一导体层；
位于所述第一导体层与所述多晶硅层之间的第一绝缘体层；
氧化物半导体层；
位于所述氧化物半导体层上方的第二导体层；以及
位于所述第二导体层与所述氧化物半导体层之间的第二绝缘体层，
其中，所述多晶硅层包括多晶硅薄膜晶体管的多晶硅部，
其中，所述第一导体层包括所述多晶硅薄膜晶体管的第一栅极电极部，
其中，所述第一绝缘体层包括位于所述第一栅极电极部与所述多晶硅部之间的第一绝缘体部，
其中，所述氧化物半导体层包括氧化物半导体薄膜晶体管的氧化物半导体部，
其中，所述第二导体层包括所述氧化物半导体薄膜晶体管的第二栅极电极部，
其中，所述第二绝缘体层包括位于所述第二栅极电极部与所述氧化物半导体部之间的第二绝缘体部，
其中，所述第二绝缘体层具有不小于8的相对介电常数，以及
其中，所述第二绝缘体层的整个区域被所述第二导体层覆盖。
2.根据权利要求1所述的薄膜晶体管电路，其中，所述第一绝缘体层的相对介电常数低于所述第二绝缘体层的相对介电常数。
3.根据权利要求1所述的薄膜晶体管电路，
其中，所述氧化物半导体部包括沟道区域以及夹着所述沟道区域的源极/漏极区域，以及
其中，所述源极/漏极区域中的一个与所述第一栅极电极部连接。
4.根据权利要求1所述的薄膜晶体管电路，
其中，所述氧化物半导体部包括沟道区域和夹着所述沟道区域的源极/漏极区域，
其中，所述多晶硅部包括沟道区域以及夹着该沟道区域的源极/漏极区域，以及
其中，所述氧化物半导体部的所述源极/漏极区域中的一个与所述多晶硅部的所述源极/漏极区域中的一个连接。
5.根据权利要求1所述的薄膜晶体管电路，
其中，所述第二导体层包括电容元件的上电极部，以及
其中，所述第二绝缘体层包括所述电容元件的绝缘体部。
6.根据权利要求1所述的薄膜晶体管电路，还包括具有与所述氧化物半导体部的界面以及与所述第二绝缘体部的另一界面的硅基绝缘体部。
7.根据权利要求1所述的薄膜晶体管电路，还包括界面绝缘体部，所述界面绝缘体部具有与所述氧化物半导体部的界面以及与所述第二绝缘体部的另一界面，
其中，所述界面绝缘体部的相对介电常数不小于8，以及
其中，所述界面绝缘体部中的碳浓度不小于1×1018cm-3，所述第二绝缘体部中的碳浓度小于1×1018cm-3。
8.根据权利要求1所述的薄膜晶体管电路，
其中，所述氧化物半导体部包括沟道区域和夹着所述沟道区域的源极/漏极区域，以及
其中，所述氧化物半导体薄膜晶体管包括分别位于源极/漏极区域上方的化合物界面部，所述化合物界面部包括所述氧化物半导体部的构成元素和所述第二绝缘体层的构成元素，并且具有低于所述沟道区域的电阻的电阻。
9.一种薄膜晶体管电路的制造方法，所述方法包括：
形成包括多晶硅薄膜晶体管的多晶硅部的多晶硅层；
在所述多晶硅层的上层上形成包括所述多晶硅薄膜晶体管的绝缘体部的第一绝缘体层；
在所述第一绝缘体层的上层上形成包括所述多晶硅薄膜晶体管的栅极电极部的第一导体层；
形成包括氧化物半导体薄膜晶体管的氧化物半导体部的氧化物半导体层；
在所述氧化物半导体层的上层上形成包括所述氧化物半导体薄膜晶体管的绝缘体部的第二绝缘体层；以及
在所述第二绝缘体层的上层上形成包括所述氧化物半导体薄膜晶体管的栅极电极部的第二导体层，
其中，所述第二绝缘体层具有不小于8的相对介电常数，以及
其中，将所述第二导体层和所述第二绝缘体层一起蚀刻或者使用所述第二导体层作为掩模来蚀刻所述第二绝缘体层。
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