CN114512413A - 一种结合紧密的管芯堆叠体及其制备方法 - Google Patents

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Abstract

本发明涉及一种结合紧密的管芯堆叠体及其制备方法，涉及半导体封装领域。第一管芯一端的第一凸起和第一凹槽分别结合至一第二管芯一端的第二凹槽和第二凸起，且使得该第一管芯另一端的第一凸起和第一凹槽分别结合至另一第二管芯一端的第二凹槽和第二凸起，通过交错键合第一管芯和第二管芯，使得本发明的管芯堆叠体的键合稳定性好，且有效增加了管芯堆叠体的管芯个数，进而提高了管芯堆叠体的集成度和功能性。且通过进一步优化热处理的具体参数，进一步提高了第一、第二管芯的结合紧密性。

Description

一种结合紧密的管芯堆叠体及其制备方法
技术领域
本发明涉及半导体封装领域，特别是涉及一种结合紧密的管芯堆叠体及其制备方法。
背景技术
在现有的管芯堆叠封装体的制备过程中，通常是首先设置一临时载体基板，在所述临时载体基板上设置临时粘结层，进而在所述临时粘结层上设置第一半导体管芯，接着在所述第一半导体管芯上设置粘结材料，进而提供第二半导体管芯，将所述第二半导体管芯键合至所述第一半导体管芯。现有的管芯堆叠封装体容易出现剥离现象，进而容易造成管芯堆叠封装体损坏。
发明内容
本发明的目的是克服上述现有技术的不足，提供一种结合紧密的管芯堆叠体及其制备方法。
为实现上述目的，本发明采用的技术方案是：
一种结合紧密的管芯堆叠体的制备方法，该制备方法包括以下步骤：
提供第一临时载体基板；将多个第一管芯设置在所述第一临时载体基板上，使得所述第一管芯的第二表面远离所述第一临时载体基板，相邻所述第一管芯之间的间距为第一距离；对每个所述第一管芯的第二表面进行图案化处理，以在每个所述第一管芯的两端分别形成相邻设置的第一凸起和第一凹槽。
提供第二临时载体基板；将多个第二管芯设置在所述第二临时载体基板上，使得所述第二管芯的第四表面远离所述第二临时载体基板；对每个所述第二管芯的第四表面进行图案化处理，以在每个所述第二管芯的两端分别形成相邻设置的第二凸起和第二凹槽，使得相邻所述第二凹槽之间的距离为第一距离。
接着在所述第一临时载体基板上设置第一封装层。
接着在每个所述第一管芯的所述第一凹槽中设置粘结材料，并在每个所述第二管芯的第二凹槽中设置粘结材料。
翻转所述第二临时载体基板，将所述第二临时载体基板压合至所述第一临时载体基板，使得一第一管芯的一端的第一凸起和第一凹槽结合至一第二管芯的一端的第二凹槽和第二凸起，且使得该第一管芯的另一端的第一凸起和第一凹槽结合至另一第二管芯的一端的第二凹槽和第二凸起。
接着对所述粘结材料进行热处理。
接着去除所述第二临时载体基板，接着在所述第一封装层上形成第二封装层，接着在所述第二封装层上形成第一重分布层，接着去除所述第一临时载体基板，并在所述第一封装层上形成第二重分布层。
在更优选的技术方案中，所述第一、第二临时载体基板的材质为陶瓷、金属、塑料、半导体中的一种。
在更优选的技术方案中，所述第一管芯包括第一表面和与所述第一表面相对的第二表面，所述第一管芯的第一表面具有第一导电焊盘结构；在所述第一临时载体基板上涂覆光致抗刻蚀剂，并通过曝光显影工艺形成具有预定图案的第一光刻胶掩膜；利用上述第一光刻胶掩膜对每个所述第一管芯的第二表面进行图案化处理。
在更优选的技术方案中，所述第二管芯包括第三表面和与所述第三表面相对的第四表面，所述第二管芯的第三表面具有第二导电焊盘结构；在所述第二临时载体基板上涂覆光致抗刻蚀剂，并通过曝光显影工艺形成具有预定图案的第二光刻胶掩膜，利用上述第二光刻胶掩膜对每个所述第二管芯的第四表面进行图案化处理。
在更优选的技术方案中，所述第一凹槽的深度与所述第一管芯的厚度为比值为0.6-0.8，所述第二凹槽的深度与所述第二管芯的厚度为比值为0.6-0.8。
在更优选的技术方案中，所述第一凸起的顶面低于所述第一管芯的第二表面，所述第二凸起的顶面低于所述第二管芯的第四表面。
在更优选的技术方案中，所述粘结材料包括高分子粘合剂和金属纳米线。
在更优选的技术方案中，所述热处理包括：以升温速度为5-10℃/min的条件升温至60-80℃，以压力增加速率为3-4N/min的条件加压至10-20N，保持5-10分钟；接着以升温速度为10-15℃/min的条件升温至120-150℃，以压力增加速率为4-5N/min的条件加压至30-40N，保持10-20分钟；接着以升温速度为20-25℃/min的条件升温至200-250℃，以压力增加速率为4-5N/min的条件加压至50-60N，保持5-15分钟。
在更优选的技术方案中，所述第一、第二封装层是环氧树脂层。
在更优选的技术方案中，本发明还提出一种结合紧密的管芯堆叠体，其采用上述制备方法形成的。
相较于现有技术，本发明的一种结合紧密的管芯堆叠体及其制备方法有如下的有益效果：
在本发明中，第一管芯一端的第一凸起和第一凹槽分别结合至一第二管芯一端的第二凹槽和第二凸起，且使得该第一管芯另一端的第一凸起和第一凹槽分别结合至另一第二管芯一端的第二凹槽和第二凸起，通过交错键合第一管芯和第二管芯，使得本发明的管芯堆叠体的键合稳定性好，且有效增加了管芯堆叠体的管芯个数，进而提高了管芯堆叠体的集成度和功能性。且通过进一步优化热处理的具体参数，进一步提高了第一、第二管芯的结合紧密性。
附图说明
图1为本发明的结合紧密的管芯堆叠体的结构示意图。
具体实施方式
为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其 它实施例，都属于本发明保护的范围。
本发明提出一种结合紧密的管芯堆叠体的制备方法，该制备方法包括以下步骤：
提供第一临时载体基板；将多个第一管芯设置在所述第一临时载体基板上，使得所述第一管芯的第二表面远离所述第一临时载体基板，相邻所述第一管芯之间的间距为第一距离；对每个所述第一管芯的第二表面进行图案化处理，以在每个所述第一管芯的两端分别形成相邻设置的第一凸起和第一凹槽。
提供第二临时载体基板；将多个第二管芯设置在所述第二临时载体基板上，使得所述第二管芯的第四表面远离所述第二临时载体基板；对每个所述第二管芯的第四表面进行图案化处理，以在每个所述第二管芯的两端分别形成相邻设置的第二凸起和第二凹槽，使得相邻所述第二凹槽之间的距离为第一距离。
接着在所述第一临时载体基板上设置第一封装层。
接着在每个所述第一管芯的所述第一凹槽中设置粘结材料，并在每个所述第二管芯的第二凹槽中设置粘结材料。
翻转所述第二临时载体基板，将所述第二临时载体基板压合至所述第一临时载体基板，使得一第一管芯的一端的第一凸起和第一凹槽结合至一第二管芯的一端的第二凹槽和第二凸起，且使得该第一管芯的另一端的第一凸起和第一凹槽结合至另一第二管芯的一端的第二凹槽和第二凸起。
接着对所述粘结材料进行热处理。
接着去除所述第二临时载体基板，接着在所述第一封装层上形成第二封装层，接着在所述第二封装层上形成第一重分布层，接着去除所述第一临时载体基板，并在所述第一封装层上形成第二重分布层。
其中，所述第一、第二临时载体基板的材质为陶瓷、金属、塑料、半导体中的一种。
其中，所述第一管芯包括第一表面和与所述第一表面相对的第二表面，所述第一管芯的第一表面具有第一导电焊盘结构；在所述第一临时载体基板上涂覆光致抗刻蚀剂，并通过曝光显影工艺形成具有预定图案的第一光刻胶掩膜；利用上述第一光刻胶掩膜对每个所述第一管芯的第二表面进行图案化处理。
其中，所述第二管芯包括第三表面和与所述第三表面相对的第四表面，所述第二管芯的第三表面具有第二导电焊盘结构；在所述第二临时载体基板上涂覆光致抗刻蚀剂，并通过曝光显影工艺形成具有预定图案的第二光刻胶掩膜，利用上述第二光刻胶掩膜对每个所述第二管芯的第四表面进行图案化处理。
其中，所述第一凹槽的深度与所述第一管芯的厚度为比值为0.6-0.8，所述第二凹槽的深度与所述第二管芯的厚度为比值为0.6-0.8。
其中，所述第一凸起的顶面低于所述第一管芯的第二表面，所述第二凸起的顶面低于所述第二管芯的第四表面。
其中，所述粘结材料包括高分子粘合剂和金属纳米线。
其中，所述热处理包括：以升温速度为5-10℃/min的条件升温至60-80℃，以压力增加速率为3-4N/min的条件加压至10-20N，保持5-10分钟；接着以升温速度为10-15℃/min的条件升温至120-150℃，以压力增加速率为4-5N/min的条件加压至30-40N，保持10-20分钟；接着以升温速度为20-25℃/min的条件升温至200-250℃，以压力增加速率为4-5N/min的条件加压至50-60N，保持5-15分钟。
其中，所述第一、第二封装层是环氧树脂层。
其中，本发明还提出一种结合紧密的管芯堆叠体，其采用上述制备方法形成的。
在更优选的技术方案中，本发明还提出一种结合紧密的管芯堆叠体，其采用上述制备方法形成的。
在具体的实施例中，该结合紧密的管芯堆叠体的制备方法包括以下具体步骤：
首先，提供第一临时载体基板，所述第一临时载体基板为陶瓷、金属、塑料、半导体中的一种，更具体的，可以为蓝宝石衬底、硅衬底、铜板、ABS塑料板中的一种，所述第一临时载体基板具有足够的刚性，以承载后续的第一管芯。
接着，提供多个第一管芯，所述第一管芯包括第一表面和与所述第一表面相对的第二表面，所述第一管芯的第一表面具有第一导电焊盘结构。
在具体的实施例中，所述第一导电焊盘结构可以嵌入到所述第一管芯的第一表面中，或者是突出于所述第一管芯的第一表面。
接着，将多个所述第一管芯设置在所述第一临时载体基板上，使得所述第一管芯的第二表面远离所述第一临时载体基板，相邻所述第一管芯之间的间距为第一距离。
在具体的实施例中，可以通过临时粘结材料将多个所述第一管芯设置在所述第一临时载体基板上，所述临时粘结材料可以为光解材料或热解材料，进而便于后续第一临时载体基板的剥离，进而不需要通过研磨的方式去除第一临时载体基板，可以便于第一临时载体基板的重复利用，节约成本。
在具体的实施例中，相邻所述第一管芯之间的间距的设置便于在键合过程中容纳第二管芯。
接着，在所述第一临时载体基板上涂覆光致抗刻蚀剂，并通过曝光显影工艺形成具有预定图案的第一光刻胶掩膜。
在具体的实施例中，所述光致抗刻蚀剂可以为正性或负性光致抗刻蚀剂，更具体的，可以通过坚膜工艺使得所述第一光刻胶掩膜更加坚固稳定。
接着，利用上述第一光刻胶掩膜对每个所述第一管芯的第二表面进行图案化处理，以在每个所述第一管芯的两端分别形成相邻设置的第一凸起和第一凹槽，接着去除所述第一光刻胶掩膜。
在具体的实施例中，通过湿法刻蚀或干法刻蚀工艺形成所述第一凸起和所述第一凹槽，所述第一凹槽的深度与所述第一芯片的厚度为比值为0.6-0.8，更具体的，可以为0.7。所述第一凸起的顶面低于所述第一管芯的第二表面，进而便于容纳粘结材料。
接着提供第二临时载体基板，所述第二临时载体基板为陶瓷、金属、塑料、半导体中的一种，更具体的，可以为蓝宝石衬底、硅衬底、铜板、ABS塑料板中的一种，所述第二临时载体基板具有足够的刚性，以承载后续的第二管芯。
提供多个第二管芯，所述第二管芯包括第三表面和与所述第三表面相对的第四表面，所述第二管芯的第三表面具有第二导电焊盘结构。
在具体的实施例中，所述第二导电焊盘结构可以嵌入到所述第二管芯的第三表面中，或者是突出于所述第二管芯的第三表面。
接着，将多个所述第二管芯设置在所述第二临时载体基板上，使得所述第二管芯的第四表面远离所述第四临时载体基板。
在具体的实施例中，可以通过临时粘结材料将多个所述第二管芯设置在所述第二临时载体基板上，所述临时粘结材料可以为光解材料或热解材料，进而便于后续第二临时载体基板的剥离，进而不需要通过研磨的方式去除第二临时载体基板，可以便于第二临时载体基板的重复利用，节约成本。
接着，在所述第二临时载体基板上涂覆光致抗刻蚀剂，并通过曝光显影工艺形成具有预定图案的第二光刻胶掩膜。
在具体的实施例中，所述光致抗刻蚀剂可以为正性或负性光致抗刻蚀剂，更具体的，可以通过坚膜工艺使得所述第二光刻胶掩膜更加坚固稳定。
接着，利用上述第二光刻胶掩膜对每个所述第二管芯的第四表面进行图案化处理，以在每个所述第二管芯的两端分别形成相邻设置的第二凸起和第二凹槽，使得相邻所述第二凹槽之间的距离为第一距离，接着去除所述第二光刻胶掩膜。
在具体的实施例中，通过湿法刻蚀或干法刻蚀工艺形成所述第二凸起和所述第二凹槽，所述第二凹槽的深度与所述第二芯片的厚度为比值为0.6-0.8，更具体的，可以为0.7。所述第二凸起的顶面低于所述第二管芯的第四表面，进而便于容纳粘结材料。
在具体的实施例中，通过设置相邻所述第二凹槽之间的距离为第一距离，便于所述第二管芯嵌入到相邻所述第一管芯之间的间隙中。
接着在所述第一临时载体基板上设置第一封装层，所述第一封装层是环氧树脂层，所述第一封装层仅仅覆盖所述第一管芯的下部，进而不阻挡第二管芯嵌入到相邻所述第一管芯之间的间隙中。
接着在每个第一、第二管芯的所述第一、第二凹槽中设置粘结材料。
在具体的实施例中，所述粘结材料包括高分子粘合剂和金属纳米线，更具体的，所述高分子粘合剂可以是丙烯酸基粘合剂等任何合适的粘结材料，所述金属纳米线可以具体为银纳米线、铜纳米线或金纳米线，所述金属纳米线的设置可以进一步增加粘结材料的粘合稳定性，避免粘结材料出现裂纹，增加了粘结材料的韧性，进而可以确保第一管芯和第二管芯的键合稳定性。
接着，翻转所述第二临时载体基板，将所述第二临时载体基板压合至所述第一临时载体基板，使得一第一管芯的一端的第一凸起和第一凹槽结合至一第二管芯的一端的第二凹槽和第二凸起，且使得该第一管芯的另一端的第一凸起和第一凹槽结合至另一第二管芯的一端的第二凹槽和第二凸起。
接着对所述粘结材料进行热处理。
所述热处理包括：以升温速度为5-10℃/min的条件升温至60-80℃，以压力增加速率为3-4N/min的条件加压至10-20N，保持5-10分钟；接着以升温速度为10-15℃/min的条件升温至120-150℃，以压力增加速率为4-5N/min的条件加压至30-40N，保持10-20分钟；接着以升温速度为20-25℃/min的条件升温至200-250℃，以压力增加速率为4-5N/min的条件加压至50-60N，保持5-15分钟。
在更优选的实施例中，所述热处理包括：以升温速度为7-8℃/min的条件升温至70-80℃，以压力增加速率为3-4N/min的条件加压至15-20N，保持8-10分钟；接着以升温速度为10-12℃/min的条件升温至130-140℃，以压力增加速率为4-5N/min的条件加压至35-40N，保持10-15分钟；接着以升温速度为22-25℃/min的条件升温至220-250℃，以压力增加速率为4-5N/min的条件加压至55-60N，保持5-10分钟。
通过优化热处理的具体工艺参数，通过将热处理分为多个阶段，进而便于粘结材料中溶剂的去除，且有利于增加粘结材料的固化紧密性。
接着去除所述第二临时载体基板，接着在所述第一封装层上形成第二封装层，接着在所述第二封装层上形成第一重分布层，接着去除所述第一临时载体基板，并在所述第一封装层上形成第二重分布层。
在具体的实施例中，所述第二封装层是环氧树脂层，所述第一重分布层和所述第二重分布层包括介质材料以及位于所述介质材料中的导电布线图案，所述第一重分布层与所述第二管芯电连接，且所述第二重分布层与所述第一管芯电连接，进一步的，在所述第一、第二重分布层上分别设置有第一、第二电引出端子。
如图1所示，本发明还提出一种结合紧密的管芯堆叠体，其采用上述制备方法形成的，所述管芯堆叠体从上到下依次包括第一端子1、第一重分布层2、第二管芯3、第二封装层4、第一管芯5、第一封装层6、第二重分布层7和第二端子8，其中，所述第二封装层4包围所述第二管芯3，所述第一封装层6包围所述第一管芯5，所述第一管芯5包括第一凸起51和第一凹槽52，所述第二管芯3包括第二凸起31和第二凹槽32，而粘结材料位于相邻所述第一管芯5和第二管芯3的接合处（未图示）。
在本发明中，第一管芯一端的第一凸起和第一凹槽分别结合至一第二管芯一端的第二凹槽和第二凸起，且使得该第一管芯另一端的第一凸起和第一凹槽分别结合至另一第二管芯一端的第二凹槽和第二凸起，通过交错键合第一管芯和第二管芯，使得本发明的管芯堆叠体的键合稳定性好，且有效增加了管芯堆叠体的管芯个数，进而提高了管芯堆叠体的集成度和功能性。且通过进一步优化热处理的具体参数，进一步提高了第一、第二管芯的结合紧密性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种结合紧密的管芯堆叠体的制备方法，其特征在于：该制备方法包括以下步骤：
提供第一临时载体基板；将多个第一管芯设置在所述第一临时载体基板上，使得所述第一管芯的第二表面远离所述第一临时载体基板，相邻所述第一管芯之间的间距为第一距离；对每个所述第一管芯的第二表面进行图案化处理，以在每个所述第一管芯的两端分别形成相邻设置的第一凸起和第一凹槽；
提供第二临时载体基板；将多个第二管芯设置在所述第二临时载体基板上，使得所述第二管芯的第四表面远离所述第二临时载体基板；对每个所述第二管芯的第四表面进行图案化处理，以在每个所述第二管芯的两端分别形成相邻设置的第二凸起和第二凹槽，使得相邻所述第二凹槽之间的距离为第一距离；
接着在所述第一临时载体基板上设置第一封装层；
接着在每个所述第一管芯的所述第一凹槽中设置粘结材料，并在每个所述第二管芯的第二凹槽中设置粘结材料；
翻转所述第二临时载体基板，将所述第二临时载体基板压合至所述第一临时载体基板，使得一第一管芯的一端的第一凸起和第一凹槽结合至一第二管芯的一端的第二凹槽和第二凸起，且使得该第一管芯的另一端的第一凸起和第一凹槽结合至另一第二管芯的一端的第二凹槽和第二凸起；
接着对所述粘结材料进行热处理；
接着去除所述第二临时载体基板，接着在所述第一封装层上形成第二封装层，接着在所述第二封装层上形成第一重分布层，接着去除所述第一临时载体基板，并在所述第一封装层上形成第二重分布层。
2.根据权利要求1所述结合紧密的管芯堆叠体的制备方法，其特征在于：所述第一、第二临时载体基板的材质为陶瓷、金属、塑料、半导体中的一种。
3.根据权利要求1所述结合紧密的管芯堆叠体的制备方法，其特征在于：所述第一管芯包括第一表面和与所述第一表面相对的第二表面，所述第一管芯的第一表面具有第一导电焊盘结构；在所述第一临时载体基板上涂覆光致抗刻蚀剂，并通过曝光显影工艺形成具有预定图案的第一光刻胶掩膜；利用上述第一光刻胶掩膜对每个所述第一管芯的第二表面进行图案化处理。
4.根据权利要求1所述结合紧密的管芯堆叠体的制备方法，其特征在于：所述第二管芯包括第三表面和与所述第三表面相对的第四表面，所述第二管芯的第三表面具有第二导电焊盘结构；在所述第二临时载体基板上涂覆光致抗刻蚀剂，并通过曝光显影工艺形成具有预定图案的第二光刻胶掩膜，利用上述第二光刻胶掩膜对每个所述第二管芯的第四表面进行图案化处理。
5.根据权利要求1所述结合紧密的管芯堆叠体的制备方法，其特征在于：所述第一凹槽的深度与所述第一管芯的厚度为比值为0.6-0.8，所述第二凹槽的深度与所述第二管芯的厚度为比值为0.6-0.8。
6.根据权利要求5所述结合紧密的管芯堆叠体的制备方法，其特征在于：所述第一凸起的顶面低于所述第一管芯的第二表面，所述第二凸起的顶面低于所述第二管芯的第四表面。
7.根据权利要求1所述结合紧密的管芯堆叠体的制备方法，其特征在于：所述粘结材料包括高分子粘合剂和金属纳米线。
8.根据权利要求7所述结合紧密的管芯堆叠体的制备方法，其特征在于：所述热处理包括：以升温速度为5-10℃/min的条件升温至60-80℃，以压力增加速率为3-4N/min的条件加压至10-20N，保持5-10分钟；接着以升温速度为10-15℃/min的条件升温至120-150℃，以压力增加速率为4-5N/min的条件加压至30-40N，保持10-20分钟；接着以升温速度为20-25℃/min的条件升温至200-250℃，以压力增加速率为4-5N/min的条件加压至50-60N，保持5-15分钟。
9.根据权利要求1所述结合紧密的管芯堆叠体的制备方法，其特征在于：所述第一、第二封装层是环氧树脂层。
10.一种结合紧密的管芯堆叠体，其特征在于，采用权利要求1-9任一项所述的制备方法形成的。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118398507A (zh) * 2024-06-25 2024-07-26 日月新半导体(威海)有限公司 一种芯片堆叠封装体及其制造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010044946A (ko) * 1999-11-01 2001-06-05 마이클 디. 오브라이언 반도체 패키지 제조용 히터블럭
US6495396B1 (en) * 2001-08-29 2002-12-17 Sun Microsystems, Inc. Method of coupling and aligning semiconductor devices including multi-chip semiconductor devices
JP2004200631A (ja) * 2002-12-13 2004-07-15 Kingpak Technology Inc 光センサパッケージ構造
TWM257001U (en) * 2003-11-27 2005-02-11 Optimum Care Int Tech Inc Improved memory module
KR20050033919A (ko) * 2003-10-07 2005-04-14 주식회사 하이닉스반도체 적층 패키지 및 그 제조방법
US7608919B1 (en) * 2003-09-04 2009-10-27 University Of Notre Dame Du Lac Interconnect packaging systems
CN204102862U (zh) * 2014-08-01 2015-01-14 深圳市兴森快捷电路科技股份有限公司 一种基于腔体技术多芯片叠加封装装置
US20170125389A1 (en) * 2015-10-28 2017-05-04 Indiana Integrated Circuits, LLC Edge Interconnect Self-Assembly Substrate
CN111106068A (zh) * 2019-12-31 2020-05-05 淄博职业学院 一种双芯片结构及其制造方法
CN113488396A (zh) * 2021-09-07 2021-10-08 南通汇丰电子科技有限公司 一种半导体装置及其制备方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010044946A (ko) * 1999-11-01 2001-06-05 마이클 디. 오브라이언 반도체 패키지 제조용 히터블럭
US6495396B1 (en) * 2001-08-29 2002-12-17 Sun Microsystems, Inc. Method of coupling and aligning semiconductor devices including multi-chip semiconductor devices
JP2004200631A (ja) * 2002-12-13 2004-07-15 Kingpak Technology Inc 光センサパッケージ構造
US7608919B1 (en) * 2003-09-04 2009-10-27 University Of Notre Dame Du Lac Interconnect packaging systems
KR20050033919A (ko) * 2003-10-07 2005-04-14 주식회사 하이닉스반도체 적층 패키지 및 그 제조방법
TWM257001U (en) * 2003-11-27 2005-02-11 Optimum Care Int Tech Inc Improved memory module
CN204102862U (zh) * 2014-08-01 2015-01-14 深圳市兴森快捷电路科技股份有限公司 一种基于腔体技术多芯片叠加封装装置
US20170125389A1 (en) * 2015-10-28 2017-05-04 Indiana Integrated Circuits, LLC Edge Interconnect Self-Assembly Substrate
CN111106068A (zh) * 2019-12-31 2020-05-05 淄博职业学院 一种双芯片结构及其制造方法
CN113488396A (zh) * 2021-09-07 2021-10-08 南通汇丰电子科技有限公司 一种半导体装置及其制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118398507A (zh) * 2024-06-25 2024-07-26 日月新半导体(威海)有限公司 一种芯片堆叠封装体及其制造方法

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