CN114496814A - 一种电磁屏蔽封装方法以及电磁屏蔽封装结构 - Google Patents

一种电磁屏蔽封装方法以及电磁屏蔽封装结构 Download PDF

Info

Publication number
CN114496814A
CN114496814A CN202111604469.2A CN202111604469A CN114496814A CN 114496814 A CN114496814 A CN 114496814A CN 202111604469 A CN202111604469 A CN 202111604469A CN 114496814 A CN114496814 A CN 114496814A
Authority
CN
China
Prior art keywords
polymer film
conductive polymer
package body
plastic package
electromagnetic shielding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111604469.2A
Other languages
English (en)
Inventor
盛安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qingdao Goertek Microelectronic Research Institute Co ltd
Original Assignee
Qingdao Goertek Microelectronic Research Institute Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qingdao Goertek Microelectronic Research Institute Co ltd filed Critical Qingdao Goertek Microelectronic Research Institute Co ltd
Priority to CN202111604469.2A priority Critical patent/CN114496814A/zh
Publication of CN114496814A publication Critical patent/CN114496814A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/54—Providing fillings in containers, e.g. gas fillings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本申请公开了一种电磁屏蔽封装方法以及电磁屏蔽封装结构。电磁屏蔽封装方法包括：在基板的第一表面上贴装至少两个芯片；在所述基板上形成覆盖所述芯片的塑封体；在所述塑封体和基板上开设沟槽，所述沟槽沿塑封体的厚度方向延伸，且延伸至基板的接地层；所述沟槽位于相邻两个芯片之间；通过热压的方式在塑封体的外表面覆盖有导电聚合物膜，以及在沟槽内填充有导电聚合物膜。

Description

一种电磁屏蔽封装方法以及电磁屏蔽封装结构
技术领域
本申请涉及半导体技术领域，更具体地，涉及一种电磁屏蔽封装方法以及电磁屏蔽封装结构。
背景技术
在半导体技术领域，有很多对电磁干扰较为敏感的集成电路芯片(英文：IntegratedCircuit，简称：IC，本申请中将集成电路芯片简称为芯片)，例如射频芯片，尤其是高频射频芯片。这些芯片在工作前必须对其做好电磁屏蔽。
现有技术对芯片进行电磁屏蔽往往是在芯片的封装体外周安置金属外壳，或者通过磁控溅射的方法在芯片的封装体外成金属膜。
其中安装金属外壳的方式增大了芯片封装结构的体积；磁控溅射镀层时，在溅射过程中容易溢镀造成短路。另外采用磁控溅射方式在芯片的封装体上形成金属层，金属层与封装体的结合力较差，在使用过程中容易出现脱落现象。
发明内容
本申请的一个目的是提供一种电磁屏蔽封装方法以及电磁屏蔽封装结构的技术方案，以解决背景技术所提出的至少一个技术问题。
根据本申请的第一方面，提供了一种电磁屏蔽封装方法。所述电磁屏蔽封装方法包括：
在基板的第一表面上贴装至少两个芯片；
在所述基板上形成覆盖所述芯片的塑封体；
在所述塑封体和所述基板上开设沟槽，所述沟槽沿塑封体的厚度方向延伸，且延伸至基板的接地层；所述沟槽位于相邻两个芯片之间；
通过热压的方式在塑封体的外表面覆盖有导电聚合物膜，以及在沟槽内填充有导电聚合物膜。
可选地，在所述塑封体和所述基板上开设沟槽的步骤，包括：采用激光开槽方式在塑封体和基板上开设沟槽，使得基板内的接地层露出。
可选地，通过热压的方式在塑封体的外表面覆盖有导电聚合物膜，以及在沟槽内填充有导电聚合物膜，包括：
在热压模具的第一模具的型腔表面设置有导电聚合物膜；
将热压模具的第一模具盖设在塑封体上，使得塑封体位于型腔内；
将热压模具的第一模具和第二模具合模，并进行加热加压，使得在塑封体的外表面覆盖有导电聚合物膜，以及在沟槽内填充有导电聚合物膜。
可选地，在热压模具的第一模具的型腔表面设置有导电聚合物膜的步骤，包括：通过真空吸附方式将导电聚合物膜吸附在第一模具的型腔表面。
可选地，加热温度范围为100℃-300℃。
可选地，所述导电聚合物膜包括：热固性基体和填充在热固性基体内的导电填充料。
可选地，所述热固性基体与所述塑封体在热压过程中采用化学键连接。
可选地，所述导电填充料包括金属纳米线和金属纳米粒子。
可选地，在所述导电聚合物膜中，所述导电填充料质量比范围为： 40％～80％。
可选地，所述导电聚合物膜的厚度范围为10μm-40μm。
根据本申请实施例第二方面，提供了一种电磁屏蔽封装结构。所述电磁屏蔽封装结构包括:
基板，所述基板上贴装至少两个芯片；
塑封体，所述塑封体覆盖所述芯片；沿所述塑封体的厚度方向，所述塑封体上开设有延伸至基板的接地层的沟槽；所述沟槽位于相邻芯片之间；
导电聚合物膜，通过热压方式以使所述导电聚合物膜覆盖所述塑封体的外表面以及填充于沟槽内。
可选地，所述导电聚合物膜包括：热固性基体和填充在热固性基体内的导电填充料。
根据本申请的一个实施例，提供了一种电磁屏蔽封装方法。本申请实施例中在沿塑封体的厚度方向上开设沟槽，沟槽延伸至基板的接地层；通过热压方式在塑封体的外表面覆盖有导电聚合物膜，以及在沟槽内填充有导电聚合物膜，导电聚合物膜与接地层连接，形成接地作用，芯片具备电磁屏蔽效果。
在本申请实施例中，开设的沟槽位于相邻两个芯片之间，每一个沟槽均被热压熔融后的导电聚合物膜填充完全，使得每一个芯片均被导电聚合物膜包裹，每一个芯片具备电磁屏蔽效果。本申请实施例中提供的电磁屏蔽封装方法能够同时对多个芯片中的每一个芯片单独进行电磁屏蔽。
在本申请实施例中，通过热压的方式在芯片的塑封体上形成导电聚合物膜。相较于在塑封体外设置金属壳体，本申请在一定程度上降低了芯片封装结构的体积；相较于磁控溅射方式形成金属镀层，本申请导电聚合物膜在热压熔融后能够均匀覆盖在塑封体表面形成电磁屏蔽层，避免了磁控溅射过程中溢镀造成芯片短路现象。
在本申请实施例中，使用导电聚合物膜通过热压的方式在芯片的塑封表面形成电磁屏蔽层，并通过化学键实现界面结合，提升了电磁屏蔽层与塑封体的结合力，避免了电磁屏蔽层易脱落的问题。
通过以下参照附图对本申请的示例性实施例的详细描述，本申请的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本申请的实施例，并且连同其说明一起用于解释本申请的原理。
图1所示为本申请实施例中在基板的表面上贴装芯片的结构示意图。
图2所示为本申请实施例中在塑封体上开设沟槽的结构示意图。
图3所示为本申请实施例中将导电聚合物膜设置在热压模具的示意图。
图4所示为本申请实施例中导电聚合物膜包裹芯片的结构示意图。
图5所示为本申请实施例中电磁屏蔽封装方法的流程图。
图6所示为本申请实施例中导电聚合物膜中导电粒子搭接导电网络的结构示意图。
图7所示为导电聚合物膜与塑封体的反应过程示意图。
附图标记说明：
1、基板；11、接地层；
2、芯片；21、第一芯片；22、第二芯片；
3、塑封体；4、沟槽；5、导电聚合物膜；51、热固性基体；52、金属纳米粒子；53、金属纳米线；6、热压模具；61、第一模具；62、第二模具。
具体实施方式
现在将参照附图来详细描述本申请的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本申请及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
根据本申请实施例第一方面，提供了一种电磁屏蔽封装方法。参照图 1-图5所示，电磁屏蔽封装方法包括:
S101:在基板1的第一表面上贴装至少两个芯片2；
S102:在所述基板1上形成覆盖所述芯片2的塑封体3；
S103:在所述塑封体3和基板1上开设沟槽4，所述沟槽4沿塑封体3 的厚度方向延伸，且延伸至基板1的接地层11；所述沟槽4位于相邻两个芯片2之间；
S104:通过热压的方式在塑封体3的外表面覆盖有导电聚合物膜5，以及在沟槽4内填充有导电聚合物膜5。
在步骤S101中，参照图1所示，提供基板1和芯片2。在基板1的第一表面上具有芯片2贴装区域。通过表面贴装工艺将多个芯片2一一对应地贴装在芯片2贴装区域内。
在步骤S102中，参照图1所示，利用塑封工艺在基板1上形成塑封体 3。塑封体3包裹芯片2，从而对芯片2起到保护作用。在一个具体的实施例中，塑封体3采用环氧树脂形成。在一个可选的实施例中，在塑封体3 内添加有导热颗粒，通过导热颗粒提升塑封体3的导热性能。
在步骤S103中，参照图2所示，在塑封体3和基板1上开设沟槽4，沟槽4沿塑封体3的厚度方向延伸。即在塑封体3上形成有沟槽4，同时在基板1上也形成有沟槽4。因此开设在塑封体3上的沟槽4贯穿塑封体3。开设在基板1上的沟槽4并没有贯穿基板1，开设的基板1上的沟槽4延伸至基板1的接地层11，开设的沟槽4将基板1的接地层露出且没有贯穿接地层11。其中接地层11可以为接地铜层。
参照图2所示，在塑封体3和基板1上开设的沟槽4位于相邻两个芯片2之间。在一个实施例中，基板1上排布多个芯片2，多个芯片2按照一字型排布。多个芯片2包括第一芯片21、第二芯片22和第三芯片。第一芯片21位于基板1的边缘区域，第二芯片22位于基板1的内部区域，第三芯片位于基板1的边缘区域。在第一芯片21与第二芯片22之间形成沟槽4，同时在第二芯片22与第三芯片之间形成沟槽4。
在步骤S104中，参照图3和图4所示，通过热压的方式在塑封体3的外表面覆盖有导电聚合物膜5，以及在沟槽4内填充有导电聚合物膜5。
具体地，在塑封体3的外表面(侧面和上表面)使用导电聚合物膜5 通过热压的方式在芯片的塑封体表面形成导电聚合物膜5，导电聚合物膜5 为电磁屏蔽层。在沟槽4内(沟槽4的相对设置的两个表面和与两个表面连接的底面，其中底面为接地层11)，使用导电聚合物膜5通过热压的方式在沟槽4内表面形成电磁屏蔽层。
在本申请实施例提供的电磁屏蔽封装方法中，导电聚合物膜5在热压熔融后能够均匀覆盖在塑封体3表面形成电磁屏蔽层，以及导电聚合物膜 5在热压熔融后能够填充在沟槽4内形成电磁屏蔽层，电磁屏蔽层与接地层11连接，形成接地作用，芯片2具备电磁屏蔽效果。
在本申请实施例中，开设的沟槽4位于相邻两个芯片2之间，每一个沟槽4的表面均被被热压熔融后的导电聚合物膜5填充完全，使得每一个芯片2均被导电聚合物膜5包裹，每一个芯片2具备电磁屏蔽效果。本申请实施例中提供的电磁屏蔽封装方法能够同时对多个芯片2中的每一个芯片2单独进行电磁屏蔽。
在本申请实施例中，通过热压的方式在芯片的塑封体3上形成导电聚合物膜5。相较于在塑封体外设置金属壳体，本申请在一定程度上降低了芯片封装结构的体积；相较于磁控溅射方式形成金属镀层，本申请导电聚合物膜5在热压熔融后能够均匀覆盖在塑封体3表面形成电磁屏蔽层，避免了磁控溅射过程中溢镀造成芯片短路现象。
在本申请实施例中，使用导电聚合物膜5通过热压的方式在芯片的塑封体3表面形成电磁屏蔽层，并通过化学键实现界面结合，提升了电磁屏蔽层与塑封体的结合力，避免了电磁屏蔽层易脱落的问题。
在一个实施例中，参照图2所示，在所述塑封体3和所述基板1上开设沟槽4的步骤，包括：采用激光开槽方式在塑封体3和基板1上开设沟槽4，使得基板1上的接地层11露出。
具体地，激光又名镭射(Laser)。激光加工原理为具有较高能量密度的激光束照射在被加工材料表面，材料表面吸收激光能量，温度上升，产生熔融、烧蚀、蒸发，从而达到去除部分加工材料的目的。
在该实施例中，通过预定激光能量在塑封体3上开设沟槽4。例如通过控制激光能量大小，严格对沟槽4的深度和宽度进行控制，避免沟槽4 宽度过宽，影响芯片2的正常使用，以及避免沟槽4的深度过深，破坏了接地层11结构，无法实现导电聚合膜的接地。
在一个实施例中，参照图3和图4所示，通过热压的方式在塑封体3 的外表面覆盖有导电聚合物膜5，以及在沟槽4内填充有导电聚合物膜5，包括：
在热压模具6的第一模具61的型腔表面设置有导电聚合物膜5；
将热压模具6的第一模具61盖设在塑封体3上，使得塑封体3位于型腔内；
在热压模具6的第一模具61和第二模具62合模，并进行加热，使得在塑封体3的外表面覆盖有导电聚合物膜5，以及在沟槽4内填充有导电聚合物膜5。
在该实施例中，通过热压模具6对导电聚合物膜5进行热压处理，使得热压熔融后的导电聚合物膜能够覆盖塑封体3表面形成电磁屏蔽层，以及使得热压熔融后的导电聚合物膜填充在沟槽4内形成电磁屏蔽层。
在该实施例中，热压模具6的第一模具61为热压模具6的上模具，热压模具6的第二模具62为热压模具6的下模具。
在热压模具6的上模具的型腔表面设置导电聚合物膜5。例如导电聚合物膜5只是设置贴覆或者吸附或者涂覆在上模具的型腔内。将导电聚合物膜5设置在上模具的型腔表面，型腔内仍然具体容纳塑封体3的空间。
在操作中，将热压模块的上模具盖设在塑封体3上，此时塑封体3容置在上模具的型腔内。也即导电聚合物膜5围设在塑封体3的外周。
将热压模具6的上模具和下模具合模处理，围设在塑封体3的外周的导电聚合物薄膜在高温下熔融，熔融态的导电聚合物膜5填充沟槽4，同时熔融态的导电聚合物膜5覆盖塑封体3外表面；在热压作用下，熔融态的导电聚合物膜5固化而变硬形成膜层状，即在沟槽4内以及塑封体3的外表面覆导电聚合物膜5，导电聚合物膜5为电磁屏蔽层，使得芯片2具有电磁屏蔽效果。
在该实施例中，将热压模具6的上模具和下模具合模处理，包括：将热压模具6的上模具盖设在塑封体3上，将下模具设置在基板1的第二表面(第二表面为与基板1的第一表面相背设置的表面)，然后操作将上模具和下模具合模。
在该实施例中，将导电聚合物膜5放置在热压模具6中，在一定温度和压力作用下，导电聚合物膜5为熔融态，熔融态的导电聚合物膜5流向塑封体3外表面上和沟槽4内，在热压作用下，使得熔融态的导电聚合物膜5成型为膜层状，膜层状的导电聚合物膜5与塑封体3的表面(包括塑封体3的外表面和沟槽4表面)结合，在塑封体3的表面形成导电聚合物膜5，导电聚合物膜5为电磁屏蔽层，使得芯片2具有电磁屏蔽效果。
在一个实施例中，参照图3所示，在热压模具6的第一模具61的型腔表面设置有导电聚合物膜5的步骤，包括：
通过真空吸附方式将导电聚合物膜5吸附在第一模具61的型腔表面。
在该实施例中，第一模具61上设置有真空吸附装置，导电聚合物膜5 通过真空吸附装置吸附在上模具的型腔表面。例如真空吸附装置可以为真空吸盘，或者其他真空吸附装置。
在该实施例中，将导电聚合物膜5设置在型腔膜表面的方式简单，便于操作。
在一个实施例中，加热温度范围为100℃-300℃。
在该实施例中，将热压过程中的加热温度限定在此范围内，导电聚合物膜5具有较好的流动性和填充性。另外将加热温度限定在此范围内，导电聚合物膜5与塑封体3发生化学反应，使得导电聚合物膜5覆盖在塑封体3表面，导电聚合物膜5与塑封体3具有较好的结合力。优选的，加热温度范围为150℃-200℃
在一个实施例中，参照图6所示，所述导电聚合物膜5包括：热固性基体51和填充在热固性基体51内的导电填充料。
进一步地，所述热固性基体51与所述塑封体3在热压过程中采用化学键连接。
在该实施例中，导电聚合物膜5的基体为热固性基体51(热固性指加热时不能软化和反复塑制，也不在溶剂中溶解的性能，体型聚合物具有这种性能)，使得导电聚合物膜5覆在塑封体3表面后，在芯片2使用中，即使温度升高，导电聚合物膜5也不会流动软化，提升了导电聚合物膜5 的使用可靠性。例如可以是热固性树脂膜。
在该实施例中，导电聚合物膜5的基体为热固性基体51。热固性基体 51选择塑封体3的固化剂体系，增强导电聚合物膜5与塑封体3表面的结合力。即导电聚合物膜5与塑封体3在热压过程中通过化学键连接。
例如在一个具体的实施例中，热固性基体51采用环氧树脂形成，热固性基体51还包括固化剂。塑封体3采用环氧树脂形成。
导电聚合物膜5与塑封体3在热压过程中通过化学键的形成结合，极大的增强了导电聚合物膜5与塑封体3表面的结合力。
该反应是指：导电聚合物膜5中固化剂分子的一端-OH基团会与塑封体3表面未固化的环氧分子在热压下发生固化反应，之后固化剂另一端的 -OH会与导电聚合物膜5中的环氧分子发生固化反应。即导电聚合物膜5 和塑封体3通过化学键形成界面，从而增强界面结合力。该反应过程如图 7所示。
在该实施例中，提升了导电聚合物膜5与塑封体3的结合力，避免在使用中，导电聚合物膜5从塑封体3上脱落情况。
在一个实施例中，参照图6所示，所述导电填充料包括金属纳米线53 和金属纳米粒子52。
在该实施例中，导电聚合物膜5为含有导电填充料的热固性膜。导电填充料为金属纳米粒子52和金属纳米线53的混合填料。例如金属纳米粒子52和金属纳米线53为同种金属。利用金属纳米粒子52的低温烧结效应 (低温烧结效应，即纳米尺寸的金属材料具有显著降低的熔点(100-300℃)，此温度下金属纳米粒子52与金属纳米线53在两者的接触点处(即图6所示的矩形框圈住区域为接触点)熔融烧结在一起)，加工温度下(100-300℃，优选的，在150℃-200℃)，金属纳米线53和纳米粒子会通过低温烧结构建三维导电网络，使得导电聚合物膜5具有导电性能。
在一个实施例中，在所述导电聚合物膜5中，所述导电填充料质量比范围为：40％～80％。
在该实施例中，相较于导电填充料只为金属纳米粒子52，本实施例中导电填充料为金属纳米线53和金属纳米粒子52，降低了导电填充料质量比范围。
具体地，导电填充料为金属纳米线53和金属纳米粒子52，制备具有导电能力的导电聚合物膜5，导电填充料质量比范围为：40％～80％。导电填充料只为金属纳米粒子52，制备和上述导电聚合物具有同等导电能力的导电聚合物(热固性基体51完全相同)，金属纳米粒子52的质量比至少需要大于80％。
例如在导电聚合物膜5中，导电填充料质量比为40％，热固性基体51 的质量比为50％，其他填充料组分的质量比为10％。
例如在导电聚合物膜5中，导电填充料质量比为75％，热固性基体51 的质量比为20％，其他填充料组分的质量比为5％。
例如在导电聚合物膜5中，导电填充料质量比为55％，热固性基体51 的质量比为35％，其他填充料组分的质量比为10％。
例如在导电聚合物膜5中，导电填充料质量比为60％，热固性基体51 的质量比为30％，其他填充料组分的质量比为10％。
在一个实施例中，所述导电聚合物膜5的厚度范围为10μm-40μm。
在该实施例中，对导电聚合物膜5的厚度进行了限定，在确保芯片2 电磁屏蔽效果的情况下，减小了芯片2封装体积。
根据本申请实施例第二方面，提供了一种电磁屏蔽封装结构。参照图 4所示，电磁屏蔽封装结构包括：
基板1，所述基板1上贴装至少两个芯片2；
塑封体3，所述塑封体3覆盖所述芯片2；沿所述塑封体3的厚度方向，所述塑封体3上开设有延伸至基板1的接地层11的沟槽4；所述沟槽4位于相邻芯片2之间；
导电聚合物膜5，通过热压方式以使熔融态的导电聚合物膜覆盖所述塑封体3的外表面以及填充于沟槽4内形成电磁屏蔽层。
在该实施例中，通过热压的方式在芯片的塑封体3上形成导电聚合物膜，导电聚合物膜为电磁屏蔽膜。相较于在塑封体3外设置金属壳体，本申请在一定程度上降低了芯片封装结构的体积；相较于磁控溅射方式形成金属镀层，本申请导电聚合物膜5在热压熔融后能够均匀覆盖在塑封体表面形成电磁屏蔽层，避免了磁控溅射过程中溢镀造成芯片短路现象。
在本申请实施例中，使用导电聚合物膜通过热压的方式在芯片的塑封表面形成电磁屏蔽层，并通过化学键实现界面结合，提升了电磁屏蔽层与塑封体的结合力，避免了电磁屏蔽层易脱落的问题。
在一个实施例中，所述导电聚合物膜5包括：热固性基体51和填充在热固性基体51内的导电填充料。
在该实施例中，提升了导电聚合物膜5与塑封体3的结合力，避免在使用中，导电聚合物膜5从塑封体3上脱落情况。
上文实施例中重点描述的是各个实施例之间的不同，各个实施例之间不同的优化特征只要不矛盾，均可以组合形成更优的实施例，考虑到行文简洁，在此则不再赘述。
虽然已经通过例子对本申请的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本申请的范围。本领域的技术人员应该理解，可在不脱离本申请的范围和精神的情况下，对以上实施例进行修改。本申请的范围由所附权利要求来限定。

Claims (12)

1.一种电磁屏蔽封装方法，其特征在于，包括：
在基板(1)的第一表面上贴装至少两个芯片(2)；
在所述基板(1)上形成覆盖所述芯片(2)的塑封体(3)；
在所述塑封体(3)和所述基板(1)上开设沟槽(4)，所述沟槽(4)沿塑封体(3)的厚度方向延伸，且延伸至基板(1)的接地层(11)；所述沟槽(4)位于相邻两个芯片(2)之间；
通过热压的方式在塑封体(3)的外表面覆盖有导电聚合物膜(5)，以及在沟槽(4)内填充有导电聚合物膜(5)。
2.根据权利要求1所述的电磁屏蔽封装方法，其特征在于，在所述塑封体(3)和所述基板(1)上开设沟槽(4)的步骤，包括：采用激光开槽方式在塑封体(3)和基板(1)上开设沟槽(4)，使得基板(1)内的接地层(11)露出。
3.根据权利要求1所述的电磁屏蔽封装方法，其特征在于，通过热压的方式在塑封体(3)的外表面覆盖有导电聚合物膜(5)，以及在沟槽(4)内填充有导电聚合物膜(5)，包括：
在热压模具(6)的第一模具(61)的型腔表面设置有导电聚合物膜(5)；
将热压模具(6)的第一模具(61)盖设在塑封体(3)上，使得塑封体(3)位于型腔内；
将热压模具(6)的第一模具(61)和第二模具(62)合模，并进行加热，使得在塑封体(3)的外表面覆盖有导电聚合物膜(5)，以及在沟槽(4)内填充有导电聚合物膜(5)。
4.根据权利要求3所述的电磁屏蔽封装方法，其特征在于，在热压模具(6)的第一模具(61)的型腔表面设置有导电聚合物膜(5)的步骤，包括：
通过真空吸附方式将导电聚合物膜(5)吸附在第一模具(61)的型腔表面。
5.根据权利要求3所述的电磁屏蔽封装方法，其特征在于，加热温度范围为100℃-300℃。
6.根据权利要求1所述的电磁屏蔽封装方法，其特征在于，所述导电聚合物膜(5)包括：热固性基体(51)和填充在热固性基体(51)内的导电填充料。
7.根据权利要求6所述的电磁屏蔽封装方法，其特征在于，所述热固性基体(51)与所述塑封体(3)在热压过程中采用化学键连接。
8.根据权利要求6所述的电磁屏蔽封装方法，其特征在于，所述导电填充料包括金属纳米线(53)和金属纳米粒子(52)。
9.根据权利要求6所述的电磁屏蔽封装方法，其特征在于，在所述导电聚合物膜(5)中，所述导电填充料质量比范围为：40％～80％。
10.根据权利要求1所述的电磁屏蔽封装方法，其特征在于，所述导电聚合物膜(5)的厚度范围为10μm-40μm。
11.一种电磁屏蔽封装结构，其特征在于，包括:
基板(1)，所述基板(1)上贴装至少两个芯片(2)；
塑封体(3)，所述塑封体(3)覆盖所述芯片(2)；沿所述塑封体(3)的厚度方向，所述塑封体(3)上开设有延伸至基板(1)的接地层(11)的沟槽(4)；所述沟槽(4)位于相邻芯片(2)之间；
导电聚合物膜(5)，通过热压方式以使所述导电聚合物膜(5)覆盖所述塑封体(3)的外表面以及填充于沟槽(4)内。
12.根据权利要求11所述的电磁屏蔽封装结构，其特征在于，所述导电聚合物膜(5)包括：热固性基体(51)和填充在热固性基体(51)内的导电填充料。
CN202111604469.2A 2021-12-24 2021-12-24 一种电磁屏蔽封装方法以及电磁屏蔽封装结构 Pending CN114496814A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111604469.2A CN114496814A (zh) 2021-12-24 2021-12-24 一种电磁屏蔽封装方法以及电磁屏蔽封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111604469.2A CN114496814A (zh) 2021-12-24 2021-12-24 一种电磁屏蔽封装方法以及电磁屏蔽封装结构

Publications (1)

Publication Number Publication Date
CN114496814A true CN114496814A (zh) 2022-05-13

Family

ID=81496518

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111604469.2A Pending CN114496814A (zh) 2021-12-24 2021-12-24 一种电磁屏蔽封装方法以及电磁屏蔽封装结构

Country Status (1)

Country Link
CN (1) CN114496814A (zh)

Similar Documents

Publication Publication Date Title
US7781876B2 (en) Curing layers of a semiconductor product using electromagnetic fields
TWI641092B (zh) 電路部件、電路部件的製造方法以及電路部件的製造裝置
TWI277500B (en) Method of resin encapsulation, apparatus for resin encapsulation, method of manufacturing semiconductor device, semiconductor device and resin material
US7632715B2 (en) Method of packaging semiconductor devices
KR102276498B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
US7776648B2 (en) High thermal performance packaging for circuit dies
TWI413195B (zh) 減少模封膠體內氣泡之壓縮模封方法與裝置
JP4180206B2 (ja) 半導体装置の製造方法
KR20130132450A (ko) 기판 수준 emi 차폐를 위한 복합 필름
TWI787448B (zh) 用於屏蔽系統級封裝組件免受電磁干擾的方法
CN104821298B (zh) 半导体封装体和用于生产半导体封装体的方法
US8575767B1 (en) Reflow of thermoplastic sheet for passivation of power integrated circuits
CN102593090B (zh) 具有安装在隔离引线的基座上的管芯的引线框封装
CN208127188U (zh) 功率器件的封装模块及引线框架
CN114496814A (zh) 一种电磁屏蔽封装方法以及电磁屏蔽封装结构
US7851342B2 (en) In-situ formation of conductive filling material in through-silicon via
JP6802314B2 (ja) 半導体パッケージ及びその製造方法
CN112435974B (zh) 高强度dfn封装半导体器件
CN115274464A (zh) 一种线路板制备方法以及线路板
CN113471175A (zh) 共形屏蔽结构及其制备方法
TW200534409A (en) Method for manufacturing a semiconductor tip mounting object and a semiconductor tip mounting object
US9230874B1 (en) Integrated circuit package with a heat conductor
CN109346416A (zh) 一种芯片封装方法
CN114937611B (zh) 一种扇出型晶圆级封装结构及其制备方法
CN114429911A (zh) 一种模具以及电磁屏蔽封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination