CN114495801A - 显示装置、栅极驱动电路、移位寄存单元及其驱动方法 - Google Patents

Abstract

本公开提供一种显示装置、栅极驱动电路、移位寄存单元及其驱动方法。该移位寄存单元包括：输入子电路，与第一级联输入端以及上拉节点连接，用于在第一级联输入端的电位控制下控制上拉节点的电位；输出子电路，与上拉节点以及信号输出端连接，用于在上拉节点的电位控制下控制信号输出端的电位；去噪子电路，与上拉节点、下拉节点、第一时钟信号端、第二时钟信号端以及第一电源信号端连接，用于根据下拉节点的电位以及第一时钟信号端的电位控制第一电源信号端与上拉节点连接，还用于根据下拉节点的电位以及第二时钟信号端的电位控制第一电源信号端与上拉节点连接。本公开能够避免对显示装置的显示效果造成不良影响。

Description

显示装置、栅极驱动电路、移位寄存单元及其驱动方法

技术领域

本公开涉及显示技术领域，尤其涉及一种显示装置、栅极驱动电路、移位寄存单元及其驱动方法。

背景技术

栅极驱动电路是显示装置的一个重要辅助电路。现有的栅极驱动电路包括多个级联的移位寄存单元。移位寄存单元包括与上拉节点连接的输出子电路。输出子电路的信号输出端能够根据上拉节点的电位进行输出。然而，现有的移位寄存电路无法对上拉节点进行去噪，对显示装置的显示效果造成了不良影响。

发明内容

本公开的目的在于提供一种显示装置、栅极驱动电路、移位寄存单元及其驱动方法，能够避免对显示装置的显示效果造成不良影响。

根据本公开的一个方面，提供一种移位寄存单元，包括：

输入子电路，与第一级联输入端以及上拉节点连接，用于在所述第一级联输入端的电位控制下控制所述上拉节点的电位；

输出子电路，与所述上拉节点以及信号输出端连接，用于在所述上拉节点的电位控制下控制所述信号输出端的电位；

去噪子电路，与所述上拉节点、下拉节点、第一时钟信号端、第二时钟信号端以及第一电源信号端连接，用于根据所述下拉节点的电位以及所述第一时钟信号端的电位控制所述第一电源信号端与所述上拉节点连接，还用于根据所述下拉节点的电位以及所述第二时钟信号端的电位控制所述第一电源信号端与所述上拉节点连接。

进一步地，所述去噪子电路包括：

第一控制子电路，与所述下拉节点、所述第一时钟信号端、所以第二时钟信号端、第一节点以及第二节点连接，用于在所述第一时钟信号端的电位控制下控制所述第一节点与所述下拉节点连接，还用于在所述第二时钟信号端的电位控制下控制所述第二节点与所述下拉节点连接；

第二控制子电路，与所述第一节点、所述第二节点、所述上拉节点以及所述第一电源信号端连接，用于在所述第一节点的电位控制下控制所述第一电源信号端与所述上拉节点连接，还用于在所述第二节点的电位控制下控制所述第一电源信号端与所述上拉节点连接。

进一步地，所述第一控制子电路包括：

第一晶体管，所述第一晶体管的控制极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述下拉节点连接，所述第一晶体管的第二极与所述第一节点连接；

第二晶体管，所述第二晶体管的控制极与所述第二时钟信号端连接，所述第二晶体管的第一极与所述下拉节点连接，所述第二晶体管的第二极与所述第二节点连接。

进一步地，所述第二控制子电路包括：

第三晶体管，所述第三晶体管的控制极与所述第一节点连接，所述第三晶体管的第一极与所述上拉节点连接，所述第三晶体管的第二极与所述第一电源信号端连接；

第四晶体管，所述第四晶体管的控制极与所述第二节点连接，所述第四晶体管的第一极与所述上拉节点连接，所述第四晶体管的第二极与所述第一电源信号端连接。

进一步地，所述去噪子电路还包括：

第三控制子电路，与所述第一节点、所述第二节点、所述信号输出端以及所述第一电源信号端连接，用于在所述第一节点的电位控制下控制所述第一电源信号端与所述信号输出端连接，还用于在所述第二节点的电位控制下控制所述第一电源信号端与所述信号输出端连接。

进一步地，所述第三控制子电路包括：

第五晶体管，所述第五晶体管的控制极与所述第一节点连接，所述第五晶体管的第一极与所述信号输出端连接，所述第五晶体管的第二极与所述第一电源信号端连接；

第六晶体管，所述第六晶体管的控制极与所述第二节点连接，所述第六晶体管的第一极与所述信号输出端连接，所述第六晶体管的第二极与所述第一电源信号端连接。

进一步地，所述移位寄存单元还包括：

下拉子电路，与所述第一电源信号端、所述下拉节点、所述上拉节点以及所述第一级联输入端连接，用于在所述第一级联输入端的电位控制下控制所述下拉节点与所述第一电源信号端连接，还用于在所述上拉节点的电位控制下控制所述下拉节点与所述第一电源信号端连接。

根据本公开的一个方面，提供一种栅极驱动电路，包括多个级联的所述的移位寄存单元。

根据本公开的一个方面，提供一种显示装置，包括所述的栅极驱动电路。

根据本公开的一个方面，提供一种移位寄存单元的驱动方法，所述驱动方法采用所述的移位寄存单元，所述驱动方法包括：

使所述输入子电路在所述第一级联输入端的电位控制下控制所述上拉节点的电位；

使所述输出子电路在所述上拉节点的电位控制下控制所述信号输出端的电位；

使所述去噪子电路根据所述下拉节点的电位以及所述第一时钟信号端的电位控制所述电源信号端与所述上拉节点连接，还使所述去噪子电路根据所述下拉节点的电位以及所述第二时钟信号端的电位控制所述电源信号端与所述上拉节点连接。

本公开的显示装置、栅极驱动电路、移位寄存单元及其驱动方法，去噪子电路既能够根据下拉节点的电位以及所述第一时钟信号端的电位控制所述第一电源信号端与所述上拉节点连接，还能够根据所述下拉节点的电位以及所述第二时钟信号端的电位控制所述第一电源信号端与所述上拉节点连接，从而可以通过调整第一时钟信号端以及第二时钟信号端的时序对上拉节点进行去噪，避免对显示装置的显示效果造成不良影响。

附图说明

图1是本公开实施方式的移位寄存单元的框图。

图2是本公开实施方式的移位寄存单元的另一框图。

图3是本公开实施方式的移位寄存单元的电路图。

图4是本公开实施方式的移位寄存单元的工作时序图。

附图标记说明：1、输入子电路；2、输出子电路；3、去噪子电路；301、第一控制子电路；302、第二控制子电路；303、第三控制子电路；4、下拉子电路；5、充电子电路；6、复位子电路；T1、第一晶体管；T2、第二晶体管；T3、第三晶体管；T4、第四晶体管；T5、第五晶体管；T6、第六晶体管；T7、第七晶体管；T8、第八晶体管；T9、第九晶体管；T10、第十晶体管；T11、第十一晶体管；T12、第十二晶体管；C1、自举电容；OUT(n-1)、第一级联输入端；OUT(n)、信号输出端；OUT(n+1)、第二级联输入端；CLK1、第一时钟信号端；CLK2、第二时钟信号端；VGL、第一电源信号端；VDD、第二电源信号端；PU、上拉节点；PD、下拉节点；N1、第一节点；N2、第二节点。

具体实施方式

这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。

在本公开使用的术语是仅仅出于描述特定实施方式的目的，而非旨在限制本公开。除非另作定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开说明书以及权利要求书中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本公开说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

本公开中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

本公开实施方式提供一种移位寄存单元。如图1至图3所示，该移位寄存单元可以包括输入子电路1、输出子电路2以及去噪子电路3，其中：

该输入子电路1可以与第一级联输入端OUT(n-1)以及上拉节点PU连接，用于在所述第一级联输入端OUT(n-1)的电位控制下控制所述上拉节点PU的电位。该输出子电路2可以与所述上拉节点PU以及信号输出端OUT(n)连接，用于在所述上拉节点PU的电位控制下控制所述信号输出端OUT(n)的电位。该去噪子电路3可以与所述上拉节点PU、下拉节点PD、第一时钟信号端CLK1、第二时钟信号端CLK2以及第一电源信号端VGL连接，用于根据所述下拉节点PD的电位以及所述第一时钟信号端CLK1的电位控制所述第一电源信号端VGL与所述上拉节点PU连接，还用于根据所述下拉节点PD的电位以及所述第二时钟信号端CLK2的电位控制所述第一电源信号端VGL与所述上拉节点PU连接。

本公开实施方式的移位寄存单元中的去噪子电路3既能够根据下拉节点PD的电位以及所述第一时钟信号端CLK1的电位控制所述第一电源信号端VGL与所述上拉节点PU连接，还能够根据所述下拉节点PD的电位以及所述第二时钟信号端CLK2的电位控制所述第一电源信号端VGL与所述上拉节点PU连接，从而可以通过调整第一时钟信号端CLK1以及第二时钟信号端CLK2的时序对上拉节点PU进行去噪，避免对显示装置的显示效果造成不良影响；此外，通过调整第一时钟信号端CLK1以及第二时钟信号端CLK2的时序对上拉节点PU进行去噪，能够实现全时去噪，解决了传统移位寄存单元去噪时间不足的问题；同时，相比于采用双VDD直流降噪的位寄存单元，本移位寄存单元减少了晶体管及信号线数量，可以减少栅极驱动电路的整体功耗以及整体尺寸，适用于高分辨率、窄边框产品。

下面对本公开实施方式的移位寄存单元各部分进行详细说明：

如图2和图3所示，该输入子电路1用于控制上拉节点PU的电位。举例而言，该输入子电路1可以包括第九晶体管T9。该第九晶体管T9的控制极与第一级联输入端OUT(n-1)连接，第九晶体管T9的第一极与第一级联输入端OUT(n-1)连接，第九晶体管T9的第二极与上拉节点PU连接。

如图2和图3所示，该输出子电路2用于控制信号输出端OUT(n)的电位。其中，该输出子电路2与信号输出端OUT(n)、上拉节点PU以及第一时钟信号端CLK1连接，用于在上拉节点PU的电位控制下控制信号输出端OUT(n)与第一时钟信号端CLK1连接，以控制所述信号输出端OUT(n)的电位。举例而言，该输出子电路2可以包括第十晶体管T10。该第十晶体管T10的控制极与上拉节点PU连接，第十晶体管T10的第一极与第一时钟信号端CLK1连接，第十晶体管T10的第二极与信号输出端OUT(n)连接。此外，该输出子电路2还可以包括自举电容C1。该自举电容C1的第一极连接于上拉节点PU，该自举电容C1的第二极连接于第十晶体管T10的第二极。在第十晶体管T10处于打开状态且第一时钟信号端CLK1为高电平时，所设置的自举电容C1可以提高上拉节点PU的电位，以进一步打开第十晶体管T10。

如图2和图3所示，该去噪子电路3还可以与所述信号输出端OUT(n)连接，用于根据所述下拉节点PD的电位以及所述第一时钟信号端CLK1的电位控制所述第一电源信号端VGL与所述信号输出端OUT(n)连接，还用于根据所述下拉节点PD的电位以及所述第二时钟信号端CLK2的电位控制所述第一电源信号端VGL与所述信号输出端OUT(n)连接。该第一电源信号端VGL能够恒定输出低电压。举例而言，该去噪子电路3可以包括第一控制子电路301、第二控制子电路302以及第三控制子电路303。该第一控制子电路301与所述下拉节点PD、所述第一时钟信号端CLK1、所以第二时钟信号端CLK2、第一节点N1以及第二节点N2连接，用于在所述第一时钟信号端CLK1的电位控制下控制所述第一节点N1与所述下拉节点PD连接，还用于在所述第二时钟信号端CLK2的电位控制下控制所述第二节点N2与所述下拉节点PD连接。其中，所述第一控制子电路301可以包括第一晶体管T1和第二晶体管T2。所述第一晶体管T1的控制极与所述第一时钟信号端CLK1连接，所述第一晶体管T1的第一极与所述下拉节点PD连接，所述第一晶体管T1的第二极与所述第一节点N1连接。所述第二晶体管T2的控制极与所述第二时钟信号端CLK2连接，所述第二晶体管T2的第一极与所述下拉节点PD连接，所述第二晶体管T2的第二极与所述第二节点N2连接。

如图2和图3所示，该第二控制子电路302与所述第一节点N1、所述第二节点N2、所述上拉节点PU以及所述第一电源信号端VGL连接，用于在所述第一节点N1的电位控制下控制所述第一电源信号端VGL与所述上拉节点PU连接，还用于在所述第二节点N2的电位控制下控制所述第一电源信号端VGL与所述上拉节点PU连接。其中，所述第二控制子电路302可以包括第三晶体管T3和第四晶体管T4。所述第三晶体管T3的控制极与所述第一节点N1连接，所述第三晶体管T3的第一极与所述上拉节点PU连接，所述第三晶体管T3的第二极与所述第一电源信号端VGL连接。所述第四晶体管T4的控制极与所述第二节点N2连接，所述第四晶体管T4的第一极与所述上拉节点PU连接，所述第四晶体管T4的第二极与所述第一电源信号端VGL连接。

如图2和图3所示，该第三控制子电路303可以与所述第一节点N1、所述第二节点N2、所述信号输出端OUT(n)以及所述第一电源信号端VGL连接，用于在所述第一节点N1的电位控制下控制所述第一电源信号端VGL与所述信号输出端OUT(n)连接，还用于在所述第二节点N2的电位控制下控制所述第一电源信号端VGL与所述信号输出端OUT(n)连接。其中，所述第三控制子电路303可以包括第五晶体管T5和第六晶体管T6。所述第五晶体管T5的控制极与所述第一节点N1连接，所述第五晶体管T5的第一极与所述信号输出端OUT(n)连接，所述第五晶体管T5的第二极与所述第一电源信号端VGL连接。所述第六晶体管T6的控制极与所述第二节点N2连接，所述第六晶体管T6的第一极与所述信号输出端OUT(n)连接，所述第六晶体管T6的第二极与所述第一电源信号端VGL连接。

如图2和图3所示，该移位寄存单元还可以包括下拉子电路4。该下拉子电路4与所述第一电源信号端VGL、所述下拉节点PD、所述上拉节点PU以及所述第一级联输入端OUT(n-1)连接，用于在所述第一级联输入端OUT(n-1)的电位控制下控制所述下拉节点PD与所述第一电源信号端VGL连接，还用于在所述上拉节点PU的电位控制下控制所述下拉节点PD与所述第一电源信号端VGL连接。其中，该下拉子电路4可以包括第七晶体管T7和第八晶体管T8。该第七晶体管T7的控制极与上拉节点PU连接，第七晶体管T7的第一极与第一电源信号端VGL连接，第七晶体管T7的第二极与下拉节点PD连接。该第八晶体管T8的控制极与第一级联输入端OUT(n-1)连接，第八晶体管T8的第一极与第一电源信号端VGL连接，第八晶体管T8的第二极与下拉节点PD连接。

如图2和图3所示，该移位寄存单元还可以包括充电子电路5。该充电子电路5可以与第二电源信号端VDD以及下拉节点PD连接，用于根据第二电源信号端VDD的电位控制下拉节点PD的电位。其中，该充电子电路5可以包括第十一晶体管T11。该第十一晶体管T11的控制极与第二电源信号端VDD连接，第十一晶体管T11的第一极与第二电源信号端VDD连接，第十一晶体管T11的第二极与下拉节点PD连接。该第二电源信号端VDD能够恒定输出高电压。其中，该第十一晶体管T11的导通电阻远大于第一晶体管T1或第二晶体管T2的导通电阻。

如图2和图3所示，该移位寄存单元还可以包括复位子电路6。该复位子电路6可以与第一电源信号端VGL、上拉节点PU以及第二级联输入端OUT(n+1)连接，用于在第二级联输入端OUT(n+1)的电位控制下控制第一电源信号端VGL与上拉节点PU连接。其中，该复位子电路6可以包括第十二晶体管T12。该第十二晶体管T12的控制极与第二级联输入端OUT(n+1)连接，第十二晶体管T12的第一极与第一电源信号端VGL连接，第十一晶体管T11的第二极与上拉节点PU连接。

下面结合图4所示的电路时序图以及图3所示的电路图对本公开提供的移位寄存单元的工作过程作以描述。该移位寄存单元中所有晶体管均为N型晶体管。

在第一阶段S1，第一级联输入端OUT(n-1)为高电平，第九晶体管T9打开，上拉节点PU为高电平，第七晶体管T7以及第八晶体管T8打开，下拉节点PD为低电平；第二时钟信号端CLK2为高电平，第二晶体管T2打开，第二节点N2为低电平，第四晶体管T4以及第六晶体管T6关闭。

在第二阶段S2，第一时钟信号端CLK1为高电平，第十晶体管T10打开，在自举电容C1的作用下，上拉节点PU的电位被拉高，信号输出端OUT(n)为高电平；下拉节点PD保持低电平状态，第一晶体管T1打开，第一节点N1为低电平，第三晶体管T3以及第五晶体管T5关闭。

在第三阶段S3，第二级联输入端OUT(n+1)为高电平，第十二晶体管T12打开，上拉节点PU变为低电平，第七晶体管T7以及第八晶体管T8关闭，在第二电源信号端VDD的作用下下拉节点PD变为高电平；第二时钟信号端CLK2为高电平，第二晶体管T2打开，第二节点N2写入高电平，第四晶体管T4以及第六晶体管T6打开，使上拉节点PU以及信号输出端OUT(n)均与第一电源信号端VGL导通，为上拉节点PU以及信号输出端OUT(n)降噪。

在第四阶段S4，第二时钟信号端CLK2为低电平，第一时钟信号端CLK1为高电平，第一晶体管T1打开，第一节点N1写入高电平，第三晶体管T3以及第五晶体管T5打开，使上拉节点PU以及信号输出端OUT(n)均与第一电源信号端VGL导通，为上拉节点PU以及信号输出端OUT(n)降噪。需要说明的是，在第四阶段S4以后，在第一级联输入端OUT(n-1)为低电平的情况下，下拉节点PD保持为高电平，第一时钟信号端CLK1和第二时钟信号端CLK2交替为高电平，使得第一晶体管T1和第二晶体管T2交替打开。其中，在第一晶体管T1打开时，第三晶体管T3以及第五晶体管T5打开，为上拉节点PU以及信号输出端OUT(n)降噪；在第二晶体管T2打开时，第四晶体管T4以及第六晶体管T6打开，为上拉节点PU以及信号输出端OUT(n)降噪，从而实现了全时降噪。

本公开实施方式还提供一种栅极驱动电路。该栅极驱动电路可以包括多个级联的上述任一实施方式所述的移位寄存单元。该栅极驱动电路中，相邻的所述移位寄存单元中，前一个移位寄存单元的信号输出端可以与后一个移位寄存单元的第一级联输入端连接，后一个移位寄存单元的信号输出端可以与前一个移位寄存单元的第二级联输入端连接，但本公开实施方式对此不做特殊限定。此外，每个移位寄存单元与显示装置的一个像素行对应。

本公开实施方式还提供一种显示装置。该显示装置可以包括上述实施方式的栅极驱动电路。

本公开实施方式还提供一种移位寄存单元的驱动方法。该驱动方法采用上述实施方式所述的移位寄存单元。该驱动方法可以包括：使所述输入子电路1在所述第一级联输入端OUT(n-1)的电位控制下控制所述上拉节点PU的电位；使所述输出子电路2在所述上拉节点PU的电位控制下控制所述信号输出端OUT(n)的电位；使所述去噪子电路3根据所述下拉节点PD的电位以及所述第一时钟信号端CLK1的电位控制所述电源信号端与所述上拉节点PU连接，还使所述去噪子电路3根据所述下拉节点PD的电位以及所述第二时钟信号端CLK2的电位控制所述电源信号端与所述上拉节点PU连接。

本公开实施方式提供的显示装置、栅极驱动电路、移位寄存单元及其驱动方法属于同一发明构思，相关细节及有益效果的描述可互相参见，不再进行赘述。

以上所述仅是本公开的较佳实施方式而已，并非对本公开做任何形式上的限制，虽然本公开已以较佳实施方式揭露如上，然而并非用以限定本公开，任何熟悉本专业的技术人员，在不脱离本公开技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本公开技术方案的范围内。

Claims (10)

1.一种移位寄存单元，其特征在于，包括：

输入子电路，与第一级联输入端以及上拉节点连接，用于在所述第一级联输入端的电位控制下控制所述上拉节点的电位；

输出子电路，与所述上拉节点以及信号输出端连接，用于在所述上拉节点的电位控制下控制所述信号输出端的电位；

去噪子电路，与所述上拉节点、下拉节点、第一时钟信号端、第二时钟信号端以及第一电源信号端连接，用于根据所述下拉节点的电位以及所述第一时钟信号端的电位控制所述第一电源信号端与所述上拉节点连接，还用于根据所述下拉节点的电位以及所述第二时钟信号端的电位控制所述第一电源信号端与所述上拉节点连接。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述去噪子电路包括：

第一控制子电路，与所述下拉节点、所述第一时钟信号端、所以第二时钟信号端、第一节点以及第二节点连接，用于在所述第一时钟信号端的电位控制下控制所述第一节点与所述下拉节点连接，还用于在所述第二时钟信号端的电位控制下控制所述第二节点与所述下拉节点连接；

第二控制子电路，与所述第一节点、所述第二节点、所述上拉节点以及所述第一电源信号端连接，用于在所述第一节点的电位控制下控制所述第一电源信号端与所述上拉节点连接，还用于在所述第二节点的电位控制下控制所述第一电源信号端与所述上拉节点连接。

3.根据权利要求2所述的移位寄存单元，其特征在于，所述第一控制子电路包括：

第一晶体管，所述第一晶体管的控制极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述下拉节点连接，所述第一晶体管的第二极与所述第一节点连接；

第二晶体管，所述第二晶体管的控制极与所述第二时钟信号端连接，所述第二晶体管的第一极与所述下拉节点连接，所述第二晶体管的第二极与所述第二节点连接。

4.根据权利要求3所述的移位寄存单元，其特征在于，所述第二控制子电路包括：

第三晶体管，所述第三晶体管的控制极与所述第一节点连接，所述第三晶体管的第一极与所述上拉节点连接，所述第三晶体管的第二极与所述第一电源信号端连接；

第四晶体管，所述第四晶体管的控制极与所述第二节点连接，所述第四晶体管的第一极与所述上拉节点连接，所述第四晶体管的第二极与所述第一电源信号端连接。

5.根据权利要求2-4任一项所述的移位寄存单元，其特征在于，所述去噪子电路还包括：

第三控制子电路，与所述第一节点、所述第二节点、所述信号输出端以及所述第一电源信号端连接，用于在所述第一节点的电位控制下控制所述第一电源信号端与所述信号输出端连接，还用于在所述第二节点的电位控制下控制所述第一电源信号端与所述信号输出端连接。

6.根据权利要求5所述的移位寄存单元，其特征在于，所述第三控制子电路包括：

第五晶体管，所述第五晶体管的控制极与所述第一节点连接，所述第五晶体管的第一极与所述信号输出端连接，所述第五晶体管的第二极与所述第一电源信号端连接；

第六晶体管，所述第六晶体管的控制极与所述第二节点连接，所述第六晶体管的第一极与所述信号输出端连接，所述第六晶体管的第二极与所述第一电源信号端连接。

7.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括：

下拉子电路，与所述第一电源信号端、所述下拉节点、所述上拉节点以及所述第一级联输入端连接，用于在所述第一级联输入端的电位控制下控制所述下拉节点与所述第一电源信号端连接，还用于在所述上拉节点的电位控制下控制所述下拉节点与所述第一电源信号端连接。

8.一种栅极驱动电路，其特征在于，包括多个级联的权利要求1-7任一项所述的移位寄存单元。

9.一种显示装置，其特征在于，包括权利要求8所述的栅极驱动电路。

10.一种移位寄存单元的驱动方法，其特征在于，所述驱动方法采用权利要求1-7任一项所述的移位寄存单元，所述驱动方法包括：

使所述输入子电路在所述第一级联输入端的电位控制下控制所述上拉节点的电位；

使所述输出子电路在所述上拉节点的电位控制下控制所述信号输出端的电位；

使所述去噪子电路根据所述下拉节点的电位以及所述第一时钟信号端的电位控制所述电源信号端与所述上拉节点连接，还使所述去噪子电路根据所述下拉节点的电位以及所述第二时钟信号端的电位控制所述电源信号端与所述上拉节点连接。

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