CN114443517A - 一种交互式可编程逻辑器件互联服务器系统 - Google Patents

一种交互式可编程逻辑器件互联服务器系统 Download PDF

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CN114443517A CN202111669202.1A CN202111669202A CN114443517A CN 114443517 A CN114443517 A CN 114443517A CN 202111669202 A CN202111669202 A CN 202111669202A CN 114443517 A CN114443517 A CN 114443517A
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Abstract

本发明属于服务器互联设计技术领域，具体提供一种交互式可编程逻辑器件互联服务器系统，包括主可编程逻辑器件，用于通过低压差分信号链路管理服务器主板和时序可编程逻辑器件的桥接信号；调试可编程逻辑器件，用于传递基于IO的信号；时序可编程逻辑器件，用于独立引导CPU并管理电源时序；专用可编程逻辑器件，用于负责系统的软件更新；低压差分信号链路，用于将主可编程逻辑器件侧的I2C信号、GPIO信号、异步收发信号、内存映射信号进行编码设计通过低压差分信号传输到时序可编程逻辑器件侧。充分利用可编程逻辑器件特有功能，来降低CPU core利用数量，大大降低开发难度，节省人力。

Description

一种交互式可编程逻辑器件互联服务器系统
技术领域
本发明涉及服务器互联设计技术领域，具体涉及一种交互式可编程逻辑器件互联服务器系统。
背景技术
目前随着服务器的快速发展，服务器的应用越来越广泛，服务器主板上除了需要CPU核心器件以外，对其他的运算资源越来越依赖，多种多样的可编程逻辑器件互联方案被肯定，资源分配、信号处理以及时序都强依赖可编程逻辑器件来完成。
目前通用服务器系统基本都是依赖CPU作为core来完成复杂指令的运行，可编程逻辑器件来完成其他信号的处理，包含时序、系统软件校验、电源信号、复位信号等。目前服务器主板上一般含有1个可编程逻辑器件，来完成上述功能，但是对于一些复杂信号的处理，还需要依赖CPU来完成，造成对CPU core数量的占用，严重浪费CPU core资源，导致客户需要购买更多core的CPU来完成事务处理。
目前现有方案在服务器主板设计过程中对可编程逻辑器件选型需要特殊处理，需要选择CPU core数量较多的CPU，成本较高，且无法完成一些特定功能，例如系统软件校验、扩展GPIO、Memory Access等功能，需要额外开发资源，占用大量时间和金钱。
发明内容
针对目前现有方案在服务器主板设计过程中对可编程逻辑器件选型需要特殊处理，需要选择CPU core数量较多的CPU，成本较高，且无法完成一些特定功能，例如系统软件校验、扩展GPIO、Memory Access等功能，需要额外开发资源，占用大量时间和金钱的问题，本发明提供一种交互式可编程逻辑器件互联服务器系统。
本发明的技术方案是：
本发明技术方案提供一种交互式可编程逻辑器件互联服务器系统，包括CPU和与CPU通信的BMC，所述的CPU连接有主可编程逻辑器件、调试可编程逻辑器件、时序可编程逻辑器件和专用可编程逻辑器件，所述的主可编程逻辑器件分别与调试可编程逻辑器件、时序可编程逻辑器件和专用可编程逻辑器件连接；时序可编程逻辑器件和专用可编程逻辑器件连接；专用可编程逻辑器件分别与调试可编程逻辑器件和时序可编程逻辑器件连接；所述的BMC分别与时序可编程逻辑器件和专用可编程逻辑器件连接；
主可编程逻辑器件，用于通过低压差分信号链路管理服务器主板和时序可编程逻辑器件的桥接信号；
调试可编程逻辑器件，用于传递基于IO的信号；
时序可编程逻辑器件，用于独立引导CPU并管理电源时序；
专用可编程逻辑器件，用于负责系统的软件更新；
低压差分信号链路，用于将主可编程逻辑器件侧的I2C信号、GPIO信号、异步收发信号、内存映射信号进行编码设计通过低压差分信号传输到时序可编程逻辑器件侧。
优选地，主可编程逻辑器件包括第一串口扩展模块、嵌入式处理器、GPIO控制器、第一公共核、I2C主模块、第一I2C从模块；
第一串口扩展模块分别与嵌入式处理器、GPIO控制器用于扩充串行GPIO端口；
第一公共核与低压差分信号链路连接；
I2C主模块通过第一主从选择器分别连接到第一校验寄存器和低压差分信号链路；外部电源监控信号通过电源状态接口与第一校验寄存器通信；
第一I2C从模块通过第二主从选择器连接有第一更新寄存器和第二校验寄存器；主可编程逻辑器件还设置有串行GPIO口和虚拟GPIO口。
优选地，调试可编程逻辑器件包括I/O扩展芯片、第二I2C从模块、第三I2C从模块和第一存储器；
第二I2C从模块通过第六主从选择器连接有全局寄存器和远程跳线模块；
第三I2C从模块通过第三主从选择器连接有第二更新寄存器和第三校验寄存器；
第一存储器分别与远程跳线模块和第二更新寄存器连接；
I/O扩展芯片与CPU连接；调试可编程逻辑器件还设置有串行GPIO口，串行GPIO口连接有GPIO端口聚合模块。
优选地，时序可编程逻辑器件包括第二串口扩展模块、第四I2C从模块、第五I2C从模块；
第四I2C从模块通过第四主从选择器连接有第三更新寄存器和第四校验寄存器；
第五I2C从模块通过第五主从选择器连接与第五校验寄存器连接；第五I2C从模块通过第五主从选择器连接到低压差分信号链路；
第二串口扩展模块与CPU连接，第二串口扩展模块还通过引导流块连接有第二公共核，时序可编程逻辑器件还设置有串行GPIO口；
主可编程逻辑器件通过低压差分信号链路与时序可编程逻辑器件连接；
时序可编程逻辑器件的低压差分信号链路通过异步收发选择器与BMC通信；
第五I2C从模块和第二通用核分别与BMC通信连接。
优选地，专用可编程逻辑器件通过第一复用选择器连接有第二存储器；专用可编程逻辑器件通过第二复用选择器连接有第三存储器；第一复用选择器与CPU连接；
专用可编程逻辑器件还通过第三复用选择器连接有第四存储器；
第三复用选择器还与BMC连接。
优选地，低压差分信号链路包括设置在主可编程逻辑器件的主侧低压差分信号链路单元和设置在时序可编程逻辑器件的从侧低压差分信号链路单元；
主可编程逻辑器件通过主侧低压差分信号链路单元与从侧低压差分信号链路单元通信；
主侧低压差分信号链路单元包括低压差分信号软件核、多通道串行接口控制器；
低压差分信号软件核与多通道串行接口控制器通信，多通道串行接口控制器还连接有管理总线转发模块、GPIO控制器、异步收发控制器、内存映射模块和状态机；
低压差分信号软件核包括串行器和解串器；
串行器与多通道串行接口控制器通信，解串器通过FIFO与多通道串行接口控制器通信；
主侧低压差分信号链路单元与从侧低压差分信号链路单元的电路结构相同；
主侧低压差分信号链路单元的串行器与从侧低压差分信号链路单元的解串器通信；从侧低压差分信号链路单元的串行器与主侧低压差分信号链路单元解串器通信；
主侧低压差分信号链路单元的管理总线转发模块、GPIO控制器、内存映射模块分别对应连接到主可编程逻辑器件的I2C主模块、GPIO端口、内存映射主模块；主侧低压差分信号链路单元的异步收发控制器与CPU连接；
从侧低压差分信号链路单元的管理总线转发模块、GPIO控制器、内存映射模块分别对应连接到时序可编程逻辑器件的I2C从模块、GPIO端口、内存映射从模块；从侧低压差分信号链路单元的异步收发控制器与BMC连接。
优选地，第一串口扩展模块包括第一主从通信从模块和与CPU连接的eSPI端口；
第一主从通信从模块通过虚拟通道模块与eSPI端口连接；
第一主从通信从模块通过物理通道模块与eSPI端口连接；
嵌入式处理器包括主从通信主模块，GPIO控制器包括第二主从通信从模块和GPIO端口；
主从通信主模块分别与第一主从通信从模块和第二主从通信从模块连接，实现GPIO端口的扩展；
BMC包括第三串口扩展模块，第三串口扩展模块包括虚拟通道模块，用于实现IO的扩展。
优选地，多通道串行接口控制器包括第一选择器、第二选择器、第一多路分配器和第二多路分配器；
第一选择器的输入端分别连接有伪随机序列产生模块、构建模块和冗余校验码产生模块，第一选择器的输出端通过编码模块连接到第二选择器的输入端，第二选择器的输入端还连接有标识符输入模块，第二选择器的输出端与串行器连接；解串器通过FIFO与第一多路分配器的输入端连接，第一多路分配器的输出端分别连接有解码器和标识符检测模块；解码器的输出端与第二多路分配器的输入端连接，第二多路分配器的输出端分别连接有伪随机序列检查模块、解析模块和冗余校验码检查模块；管理总线转发模块、GPIO控制器、异步收发控制器、内存映射模块的输出端分别连接到构建模块；解析模块的输出端分别连接到管理总线转发模块、GPIO控制器、异步收发控制器、内存映射模块的输入端。
优选地，时序可编程逻辑器件还包括从侧时钟单元；
从侧时钟单元包括用于整合时钟信号的第一锁相环、设置在从侧低压差分信号链路单元的串行器中的第二锁相环和设置在从侧低压差分信号链路单元的解串器中第三锁相环；
外部时钟输入到第一锁相环，第一锁相环输出第一时钟信号到第二公共核；第一锁相环还输出第二时钟信号到第四I2C从模块、第四校验寄存器和第三更新寄存器；第一锁相环还输出第三时钟信号到第二串口扩展模块和引导流块；第一锁相环还输出第四时钟信号到从侧低压差分信号链路单元的串行器，由第二锁相环生成第二时钟信号提供给从侧低压差分信号链路单元的多通道串行接口控制器、内存映射模块、状态机、管理总线转发模块、异步收发缓冲模块、GPIO时钟同步模块、第五I2C从模块，并提供FIFO的读时钟；由第二锁相环生成第五时钟信号到主可编程逻辑器件；
主可编程逻辑器件输出的第五时钟信号输入到第三锁相环，由第三锁相环生成第二时钟信号提供FIFO的写入时钟；
主可编程逻辑器件还包括CPU侧时钟单元；
CPU侧时钟单元包括用于整合时钟信号的第六锁相环、设置在主侧低压差分信号链路单元的串行器中的第五锁相环和设置在主侧低压差分信号链路单元的解串器中第四锁相环；
外部时钟输入到第六锁相环，由第六锁相环输出第一时钟信号到第一公共核；第六锁相环输出第二时钟信号到第一I2C从模块、第一更新寄存器、第二校验寄存器；第六锁相环输出第三时钟信号到第一串口扩展模块、嵌入式处理器和GPIO控制器；
第二锁相环生成的第五时钟信号分别连接到主可编程逻辑器件主侧低压差分信号链路单元的串行器和解串器；由第四锁相环生成第二时钟信号提供FIFO的写时钟，由第五锁相环生成第二时钟信号提供给主侧低压差分信号链路单元的多通道串行接口控制器、内存映射模块、状态机、管理总线转发模块、异步收发缓冲模块、GPIO时钟同步模块、I2C主模块，并提供FIFO的读时钟；由第五锁相环生成第五时钟信号连接到从侧低压差分信号链路单元的解串器中第三锁相环。
优选地，专用可编程逻辑器件通过SPI信号与第四存储器连接，专用可编程逻辑器件设置有I2C接口，专用可编程逻辑器件通过I2C接口分别与时序可编程逻辑器件、主可编程逻辑器件和调试可编程逻辑器件连接，用于当专用可编程逻辑器件监测到BMC连接的第四存储器有软件更新时，专用可编程逻辑器件负责自己的软件更新，并通过I2C接口更新时序可编程逻辑器件、主可编程逻辑器件和调试可编程逻辑器件的软件。
优选地，主可编程逻辑器件和调试可编程逻辑器件同侧设置，专可编程逻辑器件和时序可编程逻辑器件同侧设置，主可编程逻辑器件和调试可编程逻辑器件一侧的信号通过连接器与专可编程逻辑器件和时序可编程逻辑器件一侧的信号通信。
优选地，CPU包括CPU_0和CPU_1；
CPU_0分别与主可编程逻辑器件、调试可编程逻辑器件、专用可编程逻辑器件和BMC连接；CPU_1分别与主可编程逻辑器件、时序可编程逻辑器件、调试可编程逻辑器件、专用可编程逻辑器件连接；实现GPIO的扩充。
优选地，主可编程逻辑器件、时序可编程逻辑器件、调试可编程逻辑器件、专用可编程逻辑器件分别用FPGA或CPLD实现。
从以上技术方案可以看出，本发明具有以下优点：采用4个可编程逻辑器件并行的架构，充分利用可编程逻辑器件特有功能，来降低CPU core利用数量，大大降低开发难度，节省人力。该方案不仅仅可以充分发挥CPU自身优势，还可以结合可编程逻辑器件开发出更多客户需求的功能，增强系统稳定性、可靠性以及平台复用性。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
由此可见，本发明与现有技术相比，具有突出的实质性特点和显著地进步，其实施的有益效果也是显而易见的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例的系统的示意性框图。
图2是本发明一个实施例的低压差分信号链路的示意性框图。
图3是本发明一个实施例的低压差分信号链路内部逻辑实现图。
图4是本发明一个实施例的时钟可编程逻辑器件侧的时钟架构示意图。
图5是本发明一个实施例的主可编程逻辑器件侧的时钟架构示意图。
图6是本发明一个实施例的扩充GPIO示意性框图。
图7是本发明一个实施例的I2C接口连接示意性框图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
如图1所示，本发明实施例提供一种交互式可编程逻辑器件互联服务器系统，包括CPU和与CPU通信的BMC，所述的CPU连接有主可编程逻辑器件、调试可编程逻辑器件、时序可编程逻辑器件和专用可编程逻辑器件，所述的主可编程逻辑器件分别与调试可编程逻辑器件、时序可编程逻辑器件和专用可编程逻辑器件连接；时序可编程逻辑器件和专用可编程逻辑器件连接；专用可编程逻辑器件分别与调试可编程逻辑器件和时序可编程逻辑器件连接；所述的BMC分别与时序可编程逻辑器件和专用可编程逻辑器件连接；
主可编程逻辑器件，用于通过低压差分信号链路管理服务器主板和时序可编程逻辑器件的桥接信号；
调试可编程逻辑器件，用于传递基于IO的信号；
时序可编程逻辑器件，用于独立引导CPU并管理电源时序；
专用可编程逻辑器件，用于负责系统的软件更新；
低压差分信号链路，用于将主可编程逻辑器件侧的I2C信号、GPIO信号、异步收发信号、内存映射信号进行编码设计通过低压差分信号传输到时序可编程逻辑器件侧。
需要说明的是，调试可编程逻辑器件通过sGPIO接口与主可编程逻辑器件相连，sGPIO接口主要用于传递基于IO的信号。诸如I2C之类的内存映射接口用于通过内存映射访问。
在有些实施例中，主可编程逻辑器件包括第一串口扩展模块eSPI Slave、嵌入式处理器、GPIO控制器、第一公共核、I2C主模块、第一I2C从模块；
第一串口扩展模块eSPI Slave分别与嵌入式处理器、GPIO控制器用于扩充串行GPIO端口；
第一公共核与低压差分信号链路连接；
I2C主模块通过第一主从选择器分别连接到第一校验寄存器和低压差分信号链路；外部电源监控信号通过电源状态接口与第一校验寄存器通信；
第一I2C从模块通过第二主从选择器连接有第一更新寄存器和第二校验寄存器；主可编程逻辑器件还设置有串行GPIO口，即sGPIO和虚拟GPIO口，即vGPIO。
在有些实施例中，调试可编程逻辑器件包括I/O扩展芯片、第二I2C从模块、第三I2C从模块和第一存储器；
第二I2C从模块通过第六主从选择器连接有全局寄存器global CSR和RemoteJumper远程跳线模块；
第三I2C从模块通过第三主从选择器连接有第二更新寄存器和第三校验寄存器；
第一存储器分别与远程跳线模块和第二更新寄存器连接；
I/O扩展芯片与CPU连接；调试可编程逻辑器件还设置有串行GPIO口，串行GPIO口连接有GPIO端口聚合模块GPIO aggergation。
在有些实施例中，时序可编程逻辑器件包括第二串口扩展模块、第四I2C从模块、第五I2C从模块；
第四I2C从模块通过第四主从选择器连接有第三更新寄存器和第四校验寄存器；
第五I2C从模块通过第五主从选择器连接与第五校验寄存器连接；第五I2C从模块通过第五主从选择器连接到低压差分信号链路；
第二串口扩展模块与CPU连接，第二串口扩展模块还通过引导流块连接有第二公共核，时序可编程逻辑器件还设置有串行GPIO口；
主可编程逻辑器件通过低压差分信号链路与时序可编程逻辑器件连接；
时序可编程逻辑器件的低压差分信号链路通过异步收发选择器与BMC通信；
第五I2C从模块和第二通用核分别与BMC通信连接。
在有些实施例中，专用可编程逻辑器件通过第一复用选择器连接有第二存储器；专用可编程逻辑器件通过第二复用选择器连接有第三存储器；第一复用选择器与CPU连接；
专用可编程逻辑器件还通过第三复用选择器连接有第四存储器；
第三复用选择器还与BMC连接。
4FPGA互联方案设计到使用一种全新的LVDS互联方式，叫做MCSI(Multi ChannelSerial Interface)，在CPU FPGA(主可编程逻辑器件)侧将I2C信号、GPIO信号、UART信号、Memory Mapping信号通过8/10b编码方式通过LVDS信号传输到SCM FPGA(时序可编程逻辑器件)侧，这样可以减少CPU与DCSCM端连接器的pin数量，有效降低成本，通过这种方式，可以节省成本、降低原理图、电路板设计难度。如图2所示，在有些实施例中，低压差分信号链路ioc包括设置在主可编程逻辑器件的主侧低压差分信号链路单元和设置在时序可编程逻辑器件的从侧低压差分信号链路单元；
主可编程逻辑器件通过主侧低压差分信号链路单元与从侧低压差分信号链路单元通信；
主侧低压差分信号链路单元包括低压差分信号软件核、多通道串行接口控制器；
低压差分信号软件核与多通道串行接口控制器通信，多通道串行接口控制器还连接有管理总线转发模块、GPIO控制器、异步收发控制器、内存映射模块和状态机；
低压差分信号软件核包括串行器和解串器；
串行器与多通道串行接口控制器通信，解串器通过FIFO与多通道串行接口控制器通信；
主侧低压差分信号链路单元与从侧低压差分信号链路单元的电路结构相同；
主侧低压差分信号链路单元的串行器与从侧低压差分信号链路单元的解串器通信；从侧低压差分信号链路单元的串行器与主侧低压差分信号链路单元解串器通信；
主侧低压差分信号链路单元的管理总线转发模块、GPIO控制器、内存映射模块分别对应连接到主可编程逻辑器件的I2C主模块、GPIO端口、内存映射主模块；主侧低压差分信号链路单元的异步收发控制器与CPU连接；
从侧低压差分信号链路单元的管理总线转发模块、GPIO控制器、内存映射模块分别对应连接到时序可编程逻辑器件的I2C从模块、GPIO端口、内存映射从模块；从侧低压差分信号链路单元的异步收发控制器与BMC连接。
在有些实施例中，LVDS互联的内部逻辑如图3所示，多通道串行接口控制器channel_ctrl包括lvds通道控制单元lvds_channel_ctrl，lvds_channel_ctrl包括第一选择器MUX1、第二选择器MUX2、第一多路分配器DeMUX1和第二多路分配器DeMUX2；
第一选择器MUX1的输入端分别连接有伪随机序列产生模块PRBS_Gen、构建模块Frame Construct和冗余校验码产生模块CRC_Gen，第一选择器MUX1的输出端通过编码模块8b/10b Encode连接到第二选择器MUX2的输入端，第二选择器MUX2的输入端还连接有标识符输入模块Comma，第二选择器MUX2的输出端与串行器lvds_Tx Phy连接；解串器lvds_RxPhy通过dpFIFO与第一多路分配器DeMUX1的输入端连接，第一多路分配器DeMUX1的输出端分别连接有解码器8b/10b Decode和标识符检测模块Comma Detect；解码器8b/10b Decode的输出端与第二多路分配器DeMUX2的输入端连接，第二多路分配器DeMUX2的输出端分别连接有伪随机序列检查模块PRBS_CHK、解析模块Frame Parsing和冗余校验码检查模块CRC_CHK；管理总线转发模块SMBus Relay、GPIO控制器GPIO ctrl、异步收发控制器UART ctrl、内存映射模块Mem Map的输出端分别连接到构建模块Frame Construct；解析模块FrameParsing的输出端分别连接到管理总线转发模块SMBus Relay、GPIO控制器GPIO ctrl、异步收发控制器UART ctrl、内存映射模块Mem Map的输入端。
如图4所示，时序可编程逻辑器件还包括从侧时钟单元；
从侧时钟单元包括用于整合时钟信号的第一锁相环、设置在从侧低压差分信号链路单元的串行器中的第二锁相环和设置在从侧低压差分信号链路单元的解串器中第三锁相环；
外部时钟输入到第一锁相环，第一锁相环PLL_1输出第一时钟信号到第二公共核；第一锁相环PLL_1还输出第二时钟信号到第四I2C从模块、第四校验寄存器和第三更新寄存器；第一锁相环PLL_1还输出第三时钟信号到第二串口扩展模块和引导流块；第一锁相环PLL_1还输出第四时钟信号到从侧低压差分信号链路单元的串行器，由第二锁相环PLL_2生成第二时钟信号提供给从侧低压差分信号链路单元的多通道串行接口控制器、内存映射模块、状态机、管理总线转发模块、异步收发缓冲模块、GPIO时钟同步模块、第五I2C从模块，并提供FIFO的读时钟；由第二锁相环PLL_2生成第五时钟信号到主可编程逻辑器件；
主可编程逻辑器件输出的第五时钟信号输入到第三锁相环，由第三锁相环生成第二时钟信号提供FIFO的写入时钟。
外部时钟连接到PLL_1的输入端，并为第二公共核心块生成2MHz时钟。RSU(在这里指的是第三更新寄存器)、CSR(在这里指的是第四校验寄存器)和I2C从块(第四I2C从模块)由PLL_1的20MHz时钟输出驱动。第二串口扩展模块eSPI和引导流块由100MHz时钟驱动。由由PLL_1生成的25MHz时钟输出被传送到串行器LVDS_TX软IP作为输入，内部第二锁相环PLL_2生成Clk_20M时钟和LVDS_20M时钟。双端口FIFO和读取时钟其他相关模块由Clk_20M驱动。输出LVDS_20M时钟被传输到主可编程逻辑器件。LVDS_20M时钟连接到主可编程逻辑器件的PLL_4的输入端。PLL_4的输出Clk_20M时钟，用作主可编程逻辑器件侧FIFO的写入时钟。该时钟还连接到串行器LVDS_Tx软IP内的PLL_5。PLL_5的一个输出时钟LVDS_20M被发送回时序可编程逻辑器件侧。该LVDS_20M是PLL_3的输入，并生成Clk_20M，用作FIFO的写入时钟。这样，双端口FIFO就不会因为读写端之间的时钟不准确而产生溢出问题。
如图5所示，主可编程逻辑器件还包括CPU侧时钟单元；
CPU侧时钟单元包括用于整合时钟信号的第六锁相环PLL_6、设置在主侧低压差分信号链路单元的串行器中的第五锁相环PLL_5和设置在主侧低压差分信号链路单元的解串器中第四锁相环PLL_4；
外部时钟输入到第六锁相环PLL_6，由第六锁相环PLL_6输出第一时钟信号到第一公共核；第六锁相环PLL_6输出第二时钟信号到第一I2C从模块、第一更新寄存器、第二校验寄存器；第六锁相环PLL_6输出第三时钟信号到第一串口扩展模块、嵌入式处理器和GPIO控制器；
第二锁相环PLL_2生成的第五时钟信号分别连接到主可编程逻辑器件主侧低压差分信号链路单元的串行器和解串器；由第四锁相环PLL_4生成第二时钟信号提供FIFO的写时钟，由第五锁相环PLL_5生成第二时钟信号提供给主侧低压差分信号链路单元的多通道串行接口控制器、内存映射模块、状态机、管理总线转发模块、异步收发缓冲模块、GPIO时钟同步模块、I2C主模块，并提供FIFO的读时钟；由第五锁相环PLL_5生成第五时钟信号连接到从侧低压差分信号链路单元的解串器中第三锁相环PLL_3。
在主可编程逻辑器件端，PLL_5的输出时钟Clk_20M连接到FIFO和其他IOC相关模块的读取时钟。FIFO的写入和读取时钟来自同一个源，因此可以避免溢出问题。其他模块由来自本地外部时钟的PLL_6输出驱动。
CPU包括CPU_0和CPU_1；
CPU_0分别与主可编程逻辑器件、调试可编程逻辑器件、专用可编程逻辑器件和BMC连接；CPU_1分别与主可编程逻辑器件、时序可编程逻辑器件、调试可编程逻辑器件、专用可编程逻辑器件连接；实现GPIO的扩充。
为了更好有效节省pin数量，支持更多的需求，本方案还可以扩充14组I2C来实现监控管理、UART选择器来实现两个CPU间UART串口的切换与信息交互，AVMM设计方式可以有效扩充GPIO，如图6所示，在有些实施例中，第一串口扩展模块包括第一主从通信从模块和与CPU连接的eSPI端口，即eSPI port；
第一主从通信从模块通过虚拟通道模块与eSPI端口连接；
第一主从通信从模块通过物理通道模块与eSPI端口连接；
嵌入式处理器包括主从通信主模块，GPIO控制器包括第二主从通信从模块和GPIO端口；
主从通信主模块分别与第一主从通信从模块和第二主从通信从模块连接，实现GPIO端口的扩展；
BMC包括第三串口扩展模块，第三串口扩展模块包括虚拟通道模块，用于实现IO的扩展。
主板上需要通过GPIO配置各种功能，但是CPU出来的GPIO数量有效，FPGA单独占用过多GPIO资源容量造成资源浪费以及成本过高，本方案通过采用espi VW与MM方式来扩充GPIO，来实现GPIO接口数量的扩充，通过将CPU的espi CS0与CS1到BMC与FPGA里，实现IO扩充功能，来自CPU0的eSPI接口源的CS0连接到BMC，而CS1连接到CPU0 GPIO扩展的主可编程逻辑器件。来自CPU1的eSPI接口源的CS0连接到时序可编程逻辑器件eSPI从机进行自引导，而CS1连接到主可编程逻辑器件进行CPU1 GPIO扩展。有效解决GPIO数量不够的问题，经过验证，本方案最多可支持扩充112个GPIO，节省成本，降低开发难度。
在有些实施例中，专用可编程逻辑器件通过SPI信号与第四存储器连接，专用可编程逻辑器件设置有I2C接口，专用可编程逻辑器件通过I2C接口分别与时序可编程逻辑器件、主可编程逻辑器件和调试可编程逻辑器件连接，用于当专用可编程逻辑器件监测到BMC连接的第四存储器有软件更新时，专用可编程逻辑器件负责自己的软件更新，并通过I2C接口更新时序可编程逻辑器件、主可编程逻辑器件和调试可编程逻辑器件的软件。
本实施例设置4个FPGA，PFR FPGA(专用可编程逻辑器件)负责自己的软件更新。其他3个FPGA应分别Remote System Update(RSU)，以允许FPR FPGA远程可靠地编程其软件。有一个I2C接口源于PFR FPGA，在具有不同I2C地址的时序可编程逻辑器件、主可编程逻辑器件和调试可编程逻辑器件之间共享。PFR FPGA可以通过该I2C接口更新其他3个FPGA的软件。有关此I2C接口的连接如图7所示。
在有些实施例中，主可编程逻辑器件和调试可编程逻辑器件同侧设置，专可编程逻辑器件和时序可编程逻辑器件同侧设置，主可编程逻辑器件和调试可编程逻辑器件一侧的信号通过连接器与专可编程逻辑器件和时序可编程逻辑器件一侧的信号通信。
尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种交互式可编程逻辑器件互联服务器系统，其特征在于，包括CPU和与CPU通信的BMC，所述的CPU连接有主可编程逻辑器件、调试可编程逻辑器件、时序可编程逻辑器件和专用可编程逻辑器件，所述的主可编程逻辑器件分别与调试可编程逻辑器件、时序可编程逻辑器件和专用可编程逻辑器件连接；时序可编程逻辑器件和专用可编程逻辑器件连接；专用可编程逻辑器件分别与调试可编程逻辑器件和时序可编程逻辑器件连接；所述的BMC分别与时序可编程逻辑器件和专用可编程逻辑器件连接；
主可编程逻辑器件，用于通过低压差分信号链路管理服务器主板和时序可编程逻辑器件的桥接信号；
调试可编程逻辑器件，用于传递基于IO的信号；
时序可编程逻辑器件，用于独立引导CPU并管理时序；
专用可编程逻辑器件，用于负责系统的软件更新；
低压差分信号链路，用于将主可编程逻辑器件侧的I2C信号、GPIO信号、异步收发信号、内存映射信号进行编码设计通过低压差分信号传输到时序可编程逻辑器件侧。
2.根据权利要求1所述的交互式可编程逻辑器件互联服务器系统，其特征在于，主可编程逻辑器件包括第一串口扩展模块、嵌入式处理器、GPIO控制器、第一公共核、I2C主模块、第一I2C从模块；
第一串口扩展模块分别与嵌入式处理器、GPIO控制器用于扩充串行GPIO端口；
第一公共核与低压差分信号链路连接；
I2C主模块通过第一主从选择器分别连接到第一校验寄存器和低压差分信号链路；外部电源监控信号通过电源状态接口与第一校验寄存器通信；
第一I2C从模块通过第二主从选择器连接有第一更新寄存器和第二校验寄存器；主可编程逻辑器件还设置有串行GPIO口和虚拟GPIO口。
3.根据权利要求2所述的交互式可编程逻辑器件互联服务器系统，其特征在于，调试可编程逻辑器件包括I/O扩展芯片、第二I2C从模块、第三I2C从模块和第一存储器；
第二I2C从模块通过第六主从选择器连接有全局寄存器和远程跳线模块；
第三I2C从模块通过第三主从选择器连接有第二更新寄存器和第三校验寄存器；
第一存储器分别与远程跳线模块和第二更新寄存器连接；
I/O扩展芯片与CPU连接；调试可编程逻辑器件还设置有串行GPIO口，串行GPIO口连接有GPIO端口聚合模块。
4.根据权利要求3所述的交互式可编程逻辑器件互联服务器系统，其特征在于，时序可编程逻辑器件包括第二串口扩展模块、第四I2C从模块、第五I2C从模块；
第四I2C从模块通过第四主从选择器连接有第三更新寄存器和第四校验寄存器；
第五I2C从模块通过第五主从选择器连接与第五校验寄存器连接；第五I2C从模块通过第五主从选择器连接到低压差分信号链路；
第二串口扩展模块与CPU连接，第二串口扩展模块还通过引导流块连接有第二公共核，时序可编程逻辑器件还设置有串行GPIO口；
主可编程逻辑器件通过低压差分信号链路与时序可编程逻辑器件连接；
时序可编程逻辑器件的低压差分信号链路通过异步收发选择器与BMC通信；
第五I2C从模块和第二通用核分别与BMC通信连接。
5.根据权利要求4所述的交互式可编程逻辑器件互联服务器系统，其特征在于，专用可编程逻辑器件通过第一复用选择器连接有第二存储器；专用可编程逻辑器件通过第二复用选择器连接有第三存储器；第一复用选择器与CPU连接；
专用可编程逻辑器件还通过第三复用选择器连接有第四存储器；
第三复用选择器还与BMC连接。
6.根据权利要求5所述的交互式可编程逻辑器件互联服务器系统，其特征在于，低压差分信号链路包括设置在主可编程逻辑器件的主侧低压差分信号链路单元和设置在时序可编程逻辑器件的从侧低压差分信号链路单元；
主可编程逻辑器件通过主侧低压差分信号链路单元与从侧低压差分信号链路单元通信；
主侧低压差分信号链路单元包括低压差分信号软件核、多通道串行接口控制器；
低压差分信号软件核与多通道串行接口控制器通信，多通道串行接口控制器还连接有管理总线转发模块、GPIO控制器、异步收发控制器、内存映射模块和状态机；
低压差分信号软件核包括串行器和解串器；
串行器与多通道串行接口控制器通信，解串器通过FIFO与多通道串行接口控制器通信；
主侧低压差分信号链路单元与从侧低压差分信号链路单元的电路结构相同；
主侧低压差分信号链路单元的串行器与从侧低压差分信号链路单元的解串器通信；从侧低压差分信号链路单元的串行器与主侧低压差分信号链路单元解串器通信；
主侧低压差分信号链路单元的管理总线转发模块、GPIO控制器、内存映射模块分别对应连接到主可编程逻辑器件的I2C主模块、GPIO端口、内存映射主模块；主侧低压差分信号链路单元的异步收发控制器与CPU连接；
从侧低压差分信号链路单元的管理总线转发模块、GPIO控制器、内存映射模块分别对应连接到时序可编程逻辑器件的I2C从模块、GPIO端口、内存映射从模块；从侧低压差分信号链路单元的异步收发控制器与BMC连接。
7.根据权利要求6所述的交互式可编程逻辑器件互联服务器系统，其特征在于，第一串口扩展模块包括第一主从通信从模块和与CPU连接的eSPI端口；
第一主从通信从模块通过虚拟通道模块与eSPI端口连接；
第一主从通信从模块通过物理通道模块与eSPI端口连接；
嵌入式处理器包括主从通信主模块，GPIO控制器包括第二主从通信从模块和GPIO端口；
主从通信主模块分别与第一主从通信从模块和第二主从通信从模块连接，实现GPIO端口的扩展；
BMC包括第三串口扩展模块，第三串口扩展模块包括虚拟通道模块，用于实现IO的扩展。
8.根据权利要求6所述的交互式可编程逻辑器件互联服务器系统，其特征在于，多通道串行接口控制器包括第一选择器、第二选择器、第一多路分配器和第二多路分配器；
第一选择器的输入端分别连接有伪随机序列产生模块、构建模块和冗余校验码产生模块，第一选择器的输出端通过编码模块连接到第二选择器的输入端，第二选择器的输入端还连接有标识符输入模块，第二选择器的输出端与串行器连接；解串器通过FIFO与第一多路分配器的输入端连接，第一多路分配器的输出端分别连接有解码器和标识符检测模块；解码器的输出端与第二多路分配器的输入端连接，第二多路分配器的输出端分别连接有伪随机序列检查模块、解析模块和冗余校验码检查模块；管理总线转发模块、GPIO控制器、异步收发控制器、内存映射模块的输出端分别连接到构建模块；解析模块的输出端分别连接到管理总线转发模块、GPIO控制器、异步收发控制器、内存映射模块的输入端。
9.根据权利要求8所述的交互式可编程逻辑器件互联服务器系统，其特征在于，时序可编程逻辑器件还包括从侧时钟单元；
从侧时钟单元包括用于整合时钟信号的第一锁相环、设置在从侧低压差分信号链路单元的串行器中的第二锁相环和设置在从侧低压差分信号链路单元的解串器中第三锁相环；
外部时钟输入到第一锁相环，第一锁相环输出第一时钟信号到第二公共核；第一锁相环还输出第二时钟信号到第四I2C从模块、第四校验寄存器和第三更新寄存器；第一锁相环还输出第三时钟信号到第二串口扩展模块和引导流块；第一锁相环还输出第四时钟信号到从侧低压差分信号链路单元的串行器，由第二锁相环生成第二时钟信号提供给从侧低压差分信号链路单元的多通道串行接口控制器、内存映射模块、状态机、管理总线转发模块、异步收发缓冲模块、GPIO时钟同步模块、第五I2C从模块，并提供FIFO的读时钟；由第二锁相环生成第五时钟信号到主可编程逻辑器件；
主可编程逻辑器件输出的第五时钟信号输入到第三锁相环，由第三锁相环生成第二时钟信号提供FIFO的写入时钟；
主可编程逻辑器件还包括CPU侧时钟单元；
CPU侧时钟单元包括用于整合时钟信号的第六锁相环、设置在主侧低压差分信号链路单元的串行器中的第五锁相环和设置在主侧低压差分信号链路单元的解串器中第四锁相环；
外部时钟输入到第六锁相环，由第六锁相环输出第一时钟信号到第一公共核；第六锁相环输出第二时钟信号到第一I2C从模块、第一更新寄存器、第二校验寄存器；第六锁相环输出第三时钟信号到第一串口扩展模块、嵌入式处理器和GPIO控制器；
第二锁相环生成的第五时钟信号分别连接到主可编程逻辑器件主侧低压差分信号链路单元的串行器和解串器；由第四锁相环生成第二时钟信号提供FIFO的写时钟，由第五锁相环生成第二时钟信号提供给主侧低压差分信号链路单元的多通道串行接口控制器、内存映射模块、状态机、管理总线转发模块、异步收发缓冲模块、GPIO时钟同步模块、I2C主模块，并提供FIFO的读时钟；由第五锁相环生成第五时钟信号连接到从侧低压差分信号链路单元的解串器中第三锁相环。
10.根据权利要求5所述的交互式可编程逻辑器件互联服务器系统，其特征在于，专用可编程逻辑器件通过SPI信号与第四存储器连接，专用可编程逻辑器件设置有I2C接口，专用可编程逻辑器件通过I2C接口分别与时序可编程逻辑器件、主可编程逻辑器件和调试可编程逻辑器件连接，用于当专用可编程逻辑器件监测到BMC连接的第四存储器有软件更新时，专用可编程逻辑器件负责自己的软件更新，并通过I2C接口更新时序可编程逻辑器件、主可编程逻辑器件和调试可编程逻辑器件的软件。
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Citations (3)

* Cited by examiner, † Cited by third party
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CN101158868A (zh) * 2007-09-21 2008-04-09 江苏金智科技股份有限公司 基于总线低压差分信号传输的双机数据交换模块
US20100220776A1 (en) * 2009-02-27 2010-09-02 Abel Christopher J Methods and apparatus for pseudo asynchronous testing of receive path in serializer/deserializer devices
CN113485953A (zh) * 2021-05-26 2021-10-08 加弘科技咨询(上海)有限公司 多核嵌入式系统及其基于串口虚拟化实现通信的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101158868A (zh) * 2007-09-21 2008-04-09 江苏金智科技股份有限公司 基于总线低压差分信号传输的双机数据交换模块
US20100220776A1 (en) * 2009-02-27 2010-09-02 Abel Christopher J Methods and apparatus for pseudo asynchronous testing of receive path in serializer/deserializer devices
CN113485953A (zh) * 2021-05-26 2021-10-08 加弘科技咨询(上海)有限公司 多核嵌入式系统及其基于串口虚拟化实现通信的方法

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