CN114362751A - 快速收敛高精度逐次渐进模数转换器数字校正电路及方法 - Google Patents

Abstract

本申请公开了快速收敛高精度逐次渐进模数转换器数字校正电路及方法，包括第一电容阵列单元，第二电容阵列单元，比较器单元和SAR控制逻辑模块，所述比较器单元的输出端分别连接有所述SAR控制逻辑模块和数字校准引擎，本发明通过对第一电容阵列单元按序执行bypass操作提取失配误差，通过算法获得权重系数从而实现校准目的。本发明可广泛应用于高精度的SAR和Pipelined SAR ADC，应用场景广泛，实用性高，校准速度快，模拟部分配置较为简单，不增加额外的系数，并且可以使用后台校准的算法，输入信号不相关，不依赖于输入信号。

Description

快速收敛高精度逐次渐进模数转换器数字校正电路及方法

技术领域

本发明涉及编码技术领域，尤其涉及高精度的模数转换器校正技术领域，具体涉及快速收敛高精度逐次渐进模数转换器数字校正电路及方法。

背景技术

高精度模数转换器(ADC)是众多控制、监控、传感、信号采集等应用中必不可少的关键元件。目前，高精度ADC的实现主要有两种电路架构，即过采样delta-sigma模数转换器和逐次渐进(SAR)(含流水线逐次渐进Pipelined-SAR)模数转换器。从原理上讲，Delta-Sigma ADC利用过采样技术(oversampling)和噪声整形(noise-shaping)技术，可以降低信号带宽内的电路噪声和量化噪声，然后带外噪声可通过后级数字抽取滤波器滤除。经过数字滤波器降采样后的窄带输出数据即可提供较高的信噪比(SNR)。另外，delta-sigma ADC可以利用过采样的特点，使用单比特或者较低比特数模转换器(DAC)，辅助以失配整形技术，能够实现较好的静态性能。比如，一些delta-sigma产品可以实现110dB的信噪比和接近24bit的静态线性度。但通常，该架构存在两个问题，一是因为过采样，其信号带宽相对于奈奎斯特ADC较小；二是因为数字抽取滤波器，其延迟略大。这两部分缺点导致该类型ADC无法满足一些低延迟和/或中高带宽的应用场景，另外，其内部积分器的记忆效应也导致该类型ADC不能多路复用。

针对以上问题，逐次渐进型ADC因为奈奎斯特的特点，使得该架构可以实现中高带宽，覆盖几百kS/s到几十MS/s的采样速度。不考虑输入缓冲器和参考基准的情况下，电荷重分配型SAR ADC主要由开关、电容、数字控制逻辑，动态比较器等构成。高度数字化的电路设计带来高能效、小面积、工艺缩放友好等优点，并且其信号处理通路有源放大器较少或者没有，避免了有源放大器因增益非线性和建立不完全引入高阶谐波。其权重的误差主要为一阶的电容失配误差，相对于其他高阶误差而言，数字校正难度有所降低。所以，较多的高精度产品，如16，18，20，22比特等性能的ADC也采用SAR/Pipelined SAR架构。该架构能够覆盖数百kS/s至数十MS/s的采样速度，这个区间是同样精度的过采样delta-sigma ADC较难达到的范围。

发明内容

本发明的目的是提供一种全新的快速收敛高精度逐次渐进模数转换器数字校正电路及方法，基于本发明的总体发明构思下，能够广泛应用于高精度的SAR和PipelinedSAR ADC。为了使得本领域普通技术人员充分的理解本发明，以及通过本发明所的实施所能获取的显著技术效果，申请人首先针对现有的替代方案进行简要阐述。

传统的SAR和Pipelined SAR ADC其精度主要受限于电容匹配的精度以及增益误差(Pipelined-SAR)，非校正情况下，一般有效精度在10至12比特以下。为了实现更高的精度和线性度，多个比特位权重需要通过数字校准算法进行修正，ADC的输出才能够准确地对应于模拟输入。技术上，高精度的SAR/Pipelined SAR ADC数字校正存在以下难点：1)校正的精度，一般的校正算法较难达到较高的SNDR和SFDR；2)校准算法的复杂度较高，功耗和面积较大；3)校准算法的收敛速度较慢；4)校准算法对输入信号的依赖性，一般而言输入端需要有较大扰动才能完成权重的迭代和收敛。

目前针对高精度SAR和Pipelined-SAR ADC主要存在数种校准方法。

第一种为出厂修调：

在产品自动测试阶段，将ADC输入接入一个固定电平。在输入已知的情况，可以依次测试每个比特位的权重，然后将数字权重写入非易失性储存中，数字化修调权重的系数。也可以通过熔丝(fuse)等器件进行模拟修正。这种校正方式为一次性修正，产品出厂后，无需后续校正。但该种方式存在的缺点为a)需要中断ADC的正常工作；b)增加测试成本；c)无法跟踪温度漂移、老化等因素导致的权重系数的变化。

第二种为后台校准：

高精度SAR ADC的后台校准主要有几种，比如split-path和double conversion校准。Split-path技术将一个ADC拆成两个子ADC，两个采样电容的总值保持不变，电路噪声为原来的

可以拆分的部分基本不增加其面积和功耗。因为后面两个子ADC的码字相加，信噪比增加3dB。因为两个子ADC输入信号的相等，所以当两个子ADC不出现丢码的情况，那么如果权重准确，两个ADC真实的输出总是接近相等的，误差在量化误差范围以内。该种校准方式，两个子ADC可以互为参照，二者在各自现有的权重系数下，其输出之差代表了其与理想值的偏差，根据该偏差，通过自适应校准算法，如最小均方差Least Mean Square算法，可以迭代校准两个ADC的权重系数。与前台校准不同，该校准方法可以实时校准ADC的性能，不影响两个子ADC的工作状态。该种校准方法依然对输入信号有一定的依赖性。比如当输入信号一直是DC信号时，两边的码字遍历的程度不够，两个子ADC的部分权重高度重合，导致误差函数中缺少相关电容的失配信息。因而在这种情况下，校准算法不能收敛。为了解决该问题，某些产品使用了double conversion等架构，即一次采样，同一个ADC两次转换，比较其差值。通过注入已知大小的扰动和电容随机打乱(shuffling)的方法重构CDAC的组合，让ADC进项两次量化。因为注入的扰动大小(这里的扰动主要是让DAC的翻转码字足够遍历)和电容打乱(shuffling)的顺序是预设和已知的，可以知道两次转换过程的误差构成模型。因而，该种方式可以在不依赖输入信号的情况下，进行权重的迭代收敛。但是，该方式中随机扰动的逻辑产生较为复杂，生成的校准系数较多，校准算法需要准确知道该次翻转使用了哪些电容等信息，才能对应迭代不同的电容权重系数，校正的功耗和面积开销较大。并且，两次转换需要保证周围环境一致，比如基准源，不能因为环境随时间变化导致收敛出错。

再者，作为现有技术之一，还提供一篇中国专利公开的一种pipelined SAR ADC电容失配和级间增益误差的后台校准方法，其公开号为CN110971235A，其揭示了一种基于PN码相关性的校正方式，用于同时修正电容失配和级间运放的增益误差，其不仅不能单独针对电容失配权重进行分别提取计算，更为重要的是，其在迭代运算的过程中，对于收敛速度非常缓慢，尤其是针对高位(如20位)运算而言，按照该方案实现收敛完成花费的时间将处在数小时至十数小时，甚至数十小时，这对于高精度的设计应用场景是不能被接受的，同时亦丧失了针对高精度、快响应的实际应用场景的实用意义。

为此，针对现有技术中不同校正方法存在的不同程度和不同方面的不足，为了追求不依赖于输入信号的波动，同时达到快速的校准效果，还要兼顾较低的功耗开销、较小的面积等，基于SAR ADC量化完成后，对电容阵列进行复位，并进行顺序/随机bypass操作，通过非bypass相关电容的反向翻转得到误差信息，进行数字校正算法的迭代，收敛出相关电容权重的大小，从而实现精准、快速的校正，至此，完成本发明。

具体地，本发明提供的快速收敛高精度逐次渐进模数转换器数字校正电路，包括第一电容阵列单元，第二电容阵列单元，比较器单元和SAR控制逻辑模块，所述SAR控制逻辑模块分别连接有第一开关阵列单元和第二开关阵列单元，所述第一开关阵列单元将第一电容阵列单元择一连接Vrefp、共模VCM和Vrefn，所述第二开关阵列单元将第二电容阵列单元择一连接Vrefp、共模VCM和Vrefn；

所述比较器单元的正/负输入端连接所述第一电容阵列单元/第二电容阵列单元的输出端用于与共模VCM进行比较并输出对应的目标数字码字，所述比较器单元的输出端分别连接有所述SAR控制逻辑模块和用于采集第一电容阵列单元和/或第二电容阵列单元误差电压并输出对应的第一误差权重和第二误差权重的数字校准引擎，

以及分别通过开关Clks将输入信号Vin、通过开关Reset将共模VCM与所述第一电容阵列单元输入端连接。

本发明根据不同的应用场景可采用不同的具体设计，如针对高精度SAR ADC而言，所述比较器单元只包含第一比较器，所述第一电容阵列单元与第二电容阵列单元并联，第二电容阵列单元的输出端与比较器的正/负输入端连接，比较器的另一输入端接共模VCM。

作为本发明的另一种应用场景，针对Pipelined SAR ADC而言，所述比较器单元在上述SAR ADC基础上将还包括第二比较器，对应地，所述SAR控制逻辑模块也由用于控制第一开关阵列单元的第一SAR控制逻辑模块和用于控制第二开关阵列单元的第二SAR控制逻辑模块组成，且所述第一电容阵列单元与第二电容阵列单元之间还设置有用于放大所述第一电容阵列单元输出电压的放大器单元。

进一步地，为了实现对第一电容阵列单元在完成采样-量化后的残差电压和后续执行bypass操作产生的误差电压进行放大，优选地，所述放大器单元包括分别设置在输入端的开关Clka和输出端的开关Clks2，以及并联设置的放大器Amp，反馈电容Cfb和开关Clkb。

基于上述数字校正电路，本发明还提供一种数字校正方法，通过采用上述快速收敛高精度逐次渐进模数转换器数字校正电路实现，特别地，作为本发明的应用场景之一，当用于高精度SAR ADC而言，具体包括以下步骤：

步骤STP100，通过开关Clks将输入信号Vin输入第一电容阵列单元，断开开关Clks完成采样；

步骤STP200，通过SAR控制逻辑模块接收来自比较器单元输出的结果控制所述第一开关阵列单元的翻转完成对输入信号Vin的转换量化，获得目标量化码字；

步骤STP300，闭合开关Reset，同时通过SAR控制逻辑模块将第一开关阵列单元均接共模VCM，使得第一电容阵列单元的所有单元电容C_N的上下极板均接入共模VCM，再断开开关Reset；

步骤STP400，根据SAR控制逻辑模块指示的顺序执行bypass操作，同时，通过第二电容阵列单元对每次bypass操作产生的误差电压Verror进行量化获得误差码字并发送至数字校准引擎进行校准获得每个单元电容C_N的权重系数w_N；

所述误差电压Verror计算方式如下：

其中，w_(k)为k位对应的归一化权重，k为非bypass电容的最高位，k+1到N为反向翻转的位数；

所述权重系数w_N计算方式如下：

通过N次执行bypass操作后建立如下归一化三角矩阵：

通过对上述三角矩阵进行求解获得权重系数w_N，其中，N为第一电容阵列单元位数；

步骤STP500，周期性重复执行步骤STP400，直至达到预设迭代周期数P后执行后续动作，P≥1；

步骤STP600，通过步骤STP200中获得的目标量化码字和步骤STP400中获得的权重系数w_N相乘即获得校正后的目标量化码字。

值得说明的是：如果上述校准方法按照轮转的方式一直循环，将产生由此带来的周期性问题。具体地，在每间隔N+1次，完成一次循环。由于所使用的电容阵列和数字电路(具体指代循环所使用的所有电路单元)周期性的工作，会在电源和参考电压上产生周期性的扰动，有可能在ADC的输出码字中产生周期性的毛刺。为了避免该问题，特别地，将步骤STP400中执行bypass操作的当前位单元电容C_N的执行方式由顺序执行改为随机执行；随机执行的方式通过增设的PRBS模块产生2-bit的伪随机数控制，所述伪随机数由11,00和10/01组成，分别对应代表三个状态+1，0，-1；

其中，+1表示bypass位向后移动一位，0表示bypass位保持不变，-1表示bypass位向前移动一位。该方式bypass位的随机游动，可以使得校准的顺序不再具有明确的周期性，从而输出信号频谱可以更干净，减少对于数字校准算法的干扰。

针对Pipelined SAR ADC而言，本发明提供的数字校正方法，校正过程如下：步骤STP100，通过开关Clks将输入信号Vin输入第一电容阵列单元，断开开关Clks完成采样；

步骤STP200，通过第一SAR控制逻辑模块接收来自第一比较器单元输出的结果控制所述第一开关阵列单元的翻转完成对输入信号Vin的转换量化，获得第一目标量化码字；

闭合开关Clka，放大器单元开始建立就绪后，再闭合开关Clks2，第二电容阵列单元开始采样；通过放大器单元对第一电容阵列单元上的残差电压进行放大后输入第二电容阵列单元进行量化，量化过程包括通过第二SAR控制逻辑模块接收来自第二比较器单元输出的结果控制所述第二开关阵列单元的翻转完成对放大后的残差电压进行转换量化，获得第二目标量化码字；

步骤STP300，闭合开关Reset，同时通过第一SAR控制逻辑模块将第一开关阵列单元均接共模VCM，使得第一电容阵列单元的所有单元电容C_N的上下极板均接入共模VCM，再断开开关Reset；

步骤STP400，根据第一SAR控制逻辑模块的指示对第一电容阵列单元顺序执行bypass操作，经放大器单元将第一电容阵列单元每次bypass操作产生的误差电压Verror均进行放大后再通过第二电容阵列单元对每次bypass操作产生的误差电压Verror进行量化获得误差码字并发送至数字校准引擎进行校准获得每个单元电容C_N的权重系数w_N；所述误差电压Verror的量化通过第二SAR控制逻辑模块根据第二比较器输出的结果控制所述第二开关阵列单元的翻转实现；所述误差电压Verror计算方式如下：

其中，w_(k)为k位对应的归一化权重，k为非bypass电容的最高位，k+1到N为反向翻转的位数；

所述权重系数w_N计算方式如下：

通过N次执行bypass操作后建立如下归一化三角矩阵：

通过对上述三角矩阵进行求解获得获得第一电容阵列单元的权重系数w_N，其中，N为第一电容阵列单元位数；

步骤STP500，按照步骤STP400的方式对第二电容阵列单元的第N+X位进行bypass操作，获得第二电容阵列单元的权重系数w_N+X，其中，X≤M-2；

步骤STP600，周期性重复执行步骤STP400-步骤STP500，直至达到预设迭代周期数P后执行后续动作，P≥1；

步骤STP700，通过步骤STP200中获得的第一目标量化码字与步骤STP400中获得的权重系数w_N相乘后的积PR1与步骤STP200中获得的第二目标量化码字与步骤STP500中获得的权重系数w_N+X相乘后的积PR2求和即获得目标量化码字。

同理，为了解决周期性毛刺问题，优选地，可以将步骤STP400中执行bypass操作的当前位单元电容C_N的执行方式由顺序执行改为随机执行；随机执行的方式通过增设的PRBS模块产生2-bit的伪随机数控制，所述伪随机数由11,00和10/01组成，分别对应代表三个状态+1，0，-1；其中，+1表示bypass位向后移动一位，0表示bypass位保持不变，-1表示bypass位向前移动一位。

有益效果：

A.本发明可广泛应用于高精度的SAR和Pipelined SAR ADC，应用场景广泛，实用性高。

B.校准速度快。

C.模拟部分配置较为简单，不增加额外的系数，并且可以使用后台校准的算法。

D.输入信号不相关，不依赖于输入信号。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明应用于高精度SAR ADC的电路原理图。

图2是图1的其中一种工作时序图示意。

图3是图1的另一种工作时序图示意。

图4是图1应用场景中没有电容进行bypass状态的电路原理图。

图5是在图4的基础上，其中第一位电容进行bypass的状态电路原理图。

图6是在图4的基础上，其中第二位电容进行bypass的状态电路原理图。

图7是第一电容阵列单元中的单元电容顺序进行bypass的循环示意图，其中示意电容位数为8位。

图8是将图7中的顺序bypass替换为随机bypass后的循环示意图，其中示意电容位数为8位。

图9是本发明应用于高精度Pipelined SAR ADC的电路原理图。

图10是图9所述电路对应的工作时序图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

实施例1：

本发明根据不同的应用场景在同一发明构思下可采用不同的具体设计，本实施例以高精度SAR ADC而言进行具体说明，结合说明书附图1-图7所示，本发明提供的快速收敛高精度逐次渐进模数转换器数字校正电路，包括第一电容阵列单元，第二电容阵列单元，比较器单元和SAR控制逻辑模块，所述SAR控制逻辑模块分别连接有第一开关阵列单元和第二开关阵列单元，所述第一开关阵列单元将第一电容阵列单元择一连接Vrefp、共模VCM和Vrefn，所述第二开关阵列单元将第二电容阵列单元择一连接Vrefp、共模VCM和Vrefn；

所述比较器单元的负输入端连接所述第二电容阵列单元的输出端，并与共模VCM进行比较并输出对应的目标数字码字，所述比较器单元的输出端分别连接有所述SAR控制逻辑模块和用于采集第一电容阵列单元误差电压并输出对应的第一误差权重的数字校准引擎，以及分别通过开关Clks将输入信号Vin、通过开关Reset将共模VCM与所述第一电容阵列单元输入端连接。

工作原理：

首先，结合说明书附图1所示，ADC在开关Clks的控制下采样(Sampling phase)，通过SAR控制逻辑模块接收来自比较器单元输出的结果控制所述第一开关阵列单元的翻转完成对输入信号Vin的转换量化，获得目标量化码字(Conversion phase)；随后闭合开关Reset，同时通过SAR控制逻辑模块将第一开关阵列单元均接共模VCM，使得第一电容阵列单元(包含单元电容C₁-C_N)的所有单元电容C_N的上下极板均接入共模VCM，该操作目标是对第一电容阵列单元进行复位，此时V_CDAC＝VCM，该复位情况相当于输入采样共模信号，再断开开关Reset。根据SAR控制逻辑模块指示的顺序执行bypass操作，详见附图4-图7所示，在进行上述bypass时，第一电容阵列单元的操作过程中如果没有比特位需要bypass,那么C₁接Vrefp,C₂至C_N接Vrefn，然后利用C_r1至C_rM的第二电容阵列单元(包含单元电容C_N+1-C_N+M)对Verror电压进行量化，可以得到第一次bypass的误差码字，如图4所示。同理，当第一位需要进行bypass时，则C₁接VCM,C₂接Vrefp,C₃至C_N接Vrefn，然后利用C_N+1至C_N+M构成的第二电容阵列单元对Verror电压进行量化，可以得到第二次bypass的误差码字，如图5所示。再者，当第二位需要进行bypass时，则C₁、C₂均接VCM,C₃接Vrefp,C₄至C_N接Vrefn，然后利用C_r1至C_rM的第二电容阵列单元对Verror电压进行量化，可以得到第三次bypass的误差码字，如图6所示，直到bypass执行完毕。同时，通过第二电容阵列单元对每次bypass操作产生的误差电压Verror(Error Extraction Phase)进行量化获得误差码字并发送至数字校准引擎(本实施例中采用LMS算法)进行校准获得每个单元电容C_N的权重系数w_N；通过获得目标量化码字与对应的权重系数w_N的乘积获得校正后的目标量化码字，完成校正。

值得说明的是：C_N+1至C_N+M只要能够满足覆盖误差范围即可，码字范围少，产生的误差较小，可以用来校正其系数。值得说明的是，为了进一步的实现追求高精度的目的，实际算法实现亦可以计入C_N+1至C_N+M部分的权重进行收敛，在每一次bypass量化过程中数字校准引擎均将参与量化的C_N+1至C_N+M自身的误差纳入其中，加之第一电容阵列单元bypass产生的误差足够大，经算法验证不影响其算法的收敛。不过，此处需要特别注意，在设置第二电容阵列单元时，第一电容阵列单元的电容失配产生的误差需要在可控的范围之内，不能产生丢码的现象，为了避免这种情况，可以采取C₁至C_N+M电容中有插入数个冗余位电容，以保证在一定的失配比例下，没有丢码的情况发生，即电容阵列上残留的电压大于1个LSB的大小。

实施例2：

本发明还提供一种数字校正方法，通过采用实施例1所述的快速收敛高精度逐次渐进模数转换器数字校正电路实现，特别地，作为本发明的应用场景之一，当用于高精度SAR ADC而言，结合图1所示，具体包括以下步骤：

步骤STP100，通过开关Clks将输入信号Vin输入第一电容阵列单元(包含单元电容C₁-C_N)，断开开关Clks完成采样；

步骤STP200，通过SAR控制逻辑模块接收来自比较器单元输出的结果控制所述第一开关阵列单元的翻转完成对输入信号Vin的转换量化，获得目标量化码字；

步骤STP300，闭合开关Reset，同时通过SAR控制逻辑模块将第一开关阵列单元均接共模VCM，使得第一电容阵列单元的所有单元电容C_N的上下极板均接入共模VCM，再断开开关Reset；

步骤STP400，根据SAR控制逻辑模块指示的顺序执行bypass操作，同时，通过第二电容阵列单元(包含单元电容C_N+1-C_N+M)对每次bypass操作产生的误差电压Verror进行量化获得误差码字并发送至数字校准引擎进行校准获得每个单元电容C_N的权重系数w_N；

所述误差电压Verror计算方式如下：

其中，w_(k)为k位对应的归一化权重，k为非bypass电容的最高位，k+1到N为反向翻转的位数；

所述权重系数w_N计算方式如下：

通过N次执行bypass操作后建立如下归一化三角矩阵：

通过对上述三角矩阵进行求解获得权重系数w_N，其中，N为第一电容阵列单元位数；

步骤STP500，周期性重复执行步骤STP400，直至达到预设迭代周期数P后执行后续动作，P≥1；

步骤STP600，通过步骤STP200中获得的目标量化码字和步骤STP400中获得的权重系数w_N相乘即获得校正后的目标量化码字。

值得说明的是，根据输入信号Vin的不同，其收敛过程的工作时序可能存在不同，图2和图3分别示出了两种典型的收敛过程。

实施例3：

本实施例是在实施例2的基础上提出的进一步优化方案。如上所述，如果按照实施例2的校准方法进行一直循环校验，虽能够达到快速收敛，但就高精度而言，尚有空间可以提高，因此其进行周期性迭代将产生由此带来的周期性问题。具体地，在每间隔N+1次，完成一次循环。由于所使用的电容阵列和数字电路(具体指代循环所使用的所有电路单元)周期性的工作，会在电源和参考电压上产生周期性的扰动，有可能在ADC的输出码字中产生周期性的毛刺。为了避免该问题，特别地，在实施例2的基础上，为了避免因周期性迭代所产生的毛刺问题，针对实施例2所述方法进行如下优化：将步骤STP400中执行bypass操作的当前位单元电容C_N的执行方式由顺序执行改为随机执行；随机执行的方式通过增设的PRBS模块产生2-bit的伪随机数控制，所述伪随机数由11，00和10/01组成，分别对应代表三个状态+1，0，-1；其中，+1表示bypass位向后移动一位，0表示bypass位保持不变，-1表示bypass位向前移动一位。该方式bypass位的随机游动，如图8所示，可以使得校准的顺序不再具有明确的周期性，从而输出信号频谱可以更干净，减少对于数字校准算法的干扰。

实施例4：

本实施例示出了本发明的另一种应用场景，针对Pipelined SAR ADC，相较于高精度SAR而言，其结构复杂程度相对高一些，具体地，本实施例在实施例1的基础上进行进一步的优化改进，详见说明书附图9所示，所述比较器单元在上述SAR ADC基础上将还包括第二比较器，对应地，所述SAR控制逻辑模块也由用于控制第一开关阵列单元的第一SAR控制逻辑模块和用于控制第二开关阵列单元的第二SAR控制逻辑模块组成，且所述第一电容阵列单元与第二电容阵列单元之间还设置有用于放大所述第一电容阵列单元输出电压的放大器单元。

本实施例中，为了实现对第一电容阵列单元在完成采样-量化后的残差电压和后续执行bypass操作产生的误差电压进行放大，优选地，所述放大器单元包括分别设置在输入端的开关Clka和输出端的开关Clks2，以及并联设置的放大器Amp，反馈电容Cfb和开关Clkb。这里放大器的增益为，第一电容阵列单元(包含单元电容C₁-C_N)的电容总和除以反馈电容Cfb。本实施例改进后的工作原理及流程详见实施例5所述，在此不做赘述。

实施例5：

本实施例以Pipelined SAR ADC为例，对本发明提供的数字校正方法进行详细阐述，详见图9和图10所示，具体校正过程如下：步骤STP100，通过开关Clks1(此处的开关Clks1只是为了与其他实施例的采样开关进行区分，并不具有其他特别含义)将输入信号Vin输入第一电容阵列单元，断开开关Clks完成采样；

步骤STP200，通过第一SAR控制逻辑模块接收来自第一比较器单元输出的结果控制所述第一开关阵列单元的翻转完成对输入信号Vin的转换量化，获得第一目标量化码字；

闭合开关Clka，放大器单元开始建立就绪后，再闭合开关Clks2，第二电容阵列单元开始采样；通过放大器单元对第一电容阵列单元上的残差电压进行放大后输入第二电容阵列单元(包含单元电容C_N+1-C_N+M)进行量化，量化过程包括通过第二SAR控制逻辑模块接收来自第二比较器单元输出的结果控制所述第二开关阵列单元的翻转完成对放大后的残差电压进行转换量化，获得第二目标量化码字；

步骤STP300，闭合开关Reset，同时通过第一SAR控制逻辑模块将第一开关阵列单元均接共模VCM，使得第一电容阵列单元的所有单元电容C_N的上下极板均接入共模VCM，再断开开关Reset；

步骤STP400，根据第一SAR控制逻辑模块的指示对第一电容阵列单元顺序执行bypass操作，经放大器单元将第一电容阵列单元每次bypass操作产生的误差电压Verror均进行放大后再通过第二电容阵列单元对每次bypass操作产生的误差电压Verror进行量化获得误差码字并发送至数字校准引擎进行校准获得每个单元电容C_N的权重系数w_N；所述误差电压Verror的量化通过第二SAR控制逻辑模块根据第二比较器输出的结果控制所述第二开关阵列单元的翻转实现；所述误差电压Verror计算方式如下：

其中，w_(k)为k位对应的归一化权重，k为非bypass电容的最高位，k+1到N为反向翻转的位数；

所述权重系数w_N计算方式如下：

通过N次执行bypass操作后建立如下归一化三角矩阵：

通过对上述三角矩阵进行求解获得获得第一电容阵列单元的权重系数w_N，其中，N为第一电容阵列单元位数；

步骤STP500，按照步骤STP400的方式对第二电容阵列单元的第N+X位进行bypass操作，获得第二电容阵列单元的权重系数w_N+X，其中，X≤M-2；

本步骤中的采用的是高位部分电容为bypass电容，低位电容为量化电容，但量化电容的最小位数不小于两位。举例地，若M＝2时，则表示第二电容阵列单元共计两位电容，bypass的电容位数为0；若M＝8时，则表示第二电容阵列单元共计八位电容，允许bypass操作的电容位数为1-6位，例如bypass操作为3位、4位、5位或6位均可；具体执行的位数可根据实际电容的大小，失配误差大小而确定，但无论如何针对第二电容阵列单元的所有电容失配误差与第一电容阵列单元中的电容失配权重相比都是非常小的，第二电容阵列单元进行bypass操作从理论上将是存在权重系数影响，但实际而言，由于第二电容阵列单元主要用于量化第一电容阵列单元，故而其本身的失配误差非常小，当第二电容阵列单元位数处于数位级时，在实际情况中可以不单独进行bypass操作。值得说明的是，此处阐述的第二电容阵列单元是否进行bypass操作是基于实际情况，并不能理解为本发明追求或者能够实现的精度受到限制，只是本领域技术人员在本发明充分揭示bypass具体执行架构和方法下能够进行灵活设置，在实际情况中有多种选择，以达到多方面的兼容，针对具体应用场景具有更好的匹配性，不应理解为本发明方案对充当低位量化电容自身失配误差的忽略。

步骤STP600，周期性重复执行步骤STP400-步骤STP500，直至达到预设迭代周期数P后执行后续动作，P≥1；P值的确定可以由本领域技术人员结合实际单元电容C_N的误差，应用的场景，以及实际收敛的效率确定，P值越大其获得的权重系数w_N+X将越逼近于真实值，当权重系数w_N+X已不再随P值的增加而有效逼近真实值时则认为此时的临界P值为最佳值。在实际应用时，在本发明的指示下，针对P值的确定本领域技术人员应当权衡实际权重系数w_N+X与收敛所产生的时间花费之间做权衡，当然，无论如何，只是影响具体案例的应用效果是否达到高效性与精准性的最佳，并不影响本发明构思的本质。

步骤STP700，通过步骤STP200中获得的第一目标量化码字与步骤STP400中获得的权重系数w_N相乘后的积PR1与步骤STP200中获得的第二目标量化码字与步骤STP500中获得的权重系数w_N+X相乘后的积PR2求和即获得目标量化码字。

同理，为了解决周期性毛刺问题，优选地，可以将步骤STP400中执行bypass操作的当前位单元电容C_N的执行方式由顺序执行改为随机执行；随机执行的方式通过增设的PRBS模块产生2-bit的伪随机数控制，所述伪随机数由11，00和10/01组成，分别对应代表三个状态+1，0，-1；其中，+1表示bypass位向后移动一位，0表示bypass位保持不变，-1表示bypass位向前移动一位。本部分的有益效果与实施例3中对应部分所产生的技术效果相同，在此不做赘述。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (8)

1.快速收敛高精度逐次渐进模数转换器数字校正电路，其特征在于：包括第一电容阵列单元，第二电容阵列单元，比较器单元和SAR控制逻辑模块，所述SAR控制逻辑模块分别连接有第一开关阵列单元和第二开关阵列单元，所述第一开关阵列单元将第一电容阵列单元择一连接Vrefp、共模VCM和Vrefn，所述第二开关阵列单元将第二电容阵列单元择一连接Vrefp、共模VCM和Vrefn；

所述比较器单元的正/负输入端连接所述第一电容阵列单元/第二电容阵列单元的输出端用于与共模VCM进行比较并输出对应的目标数字码字，所述比较器单元的输出端分别连接有所述SAR控制逻辑模块和用于采集第一电容阵列单元和/或第二电容阵列单元误差电压并输出对应的第一误差权重和第二误差权重的数字校准引擎，

以及分别通过开关Clks将输入信号Vin、通过开关Reset将共模VCM与所述第一电容阵列单元输入端连接。

2.根据权利要求1所述的快速收敛高精度逐次渐进模数转换器数字校正电路，其特征在于：所述比较器单元只包含第一比较器，所述第一电容阵列单元与第二电容阵列单元并联，第二电容阵列单元的输出端与比较器的正/负输入端连接，比较器的另一输入端接共模VCM。

3.根据权利要求2所述的快速收敛高精度逐次渐进模数转换器数字校正电路，其特征在于：所述比较器单元还包括第二比较器，所述SAR控制逻辑模块也由用于控制第一开关阵列单元的第一SAR控制逻辑模块和用于控制第二开关阵列单元的第二SAR控制逻辑模块组成，且所述第一电容阵列单元与第二电容阵列单元之间还设置有用于放大所述第一电容阵列单元输出电压的放大器单元。

4.根据权利要求3所述的快速收敛高精度逐次渐进模数转换器数字校正电路，其特征在于：所述放大器单元包括分别设置在输入端的开关Clka和输出端的开关Clks2，以及并联设置的放大器Amp，反馈电容Cfb和开关Clkb。

5.数字校正方法，采用包括权利要求2所述快速收敛高精度逐次渐进模数转换器数字校正电路实现，其特征在于，包括以下步骤：

步骤STP100，通过开关Clks将输入信号Vin输入第一电容阵列单元，断开开关Clks完成采样；

步骤STP200，通过SAR控制逻辑模块接收来自比较器单元输出的结果控制所述第一开关阵列单元的翻转完成对输入信号Vin的转换量化，获得目标量化码字；

步骤STP300，闭合开关Reset，同时通过SAR控制逻辑模块将第一开关阵列单元均接共模VCM，使得第一电容阵列单元的所有单元电容C_N的上下极板均接入共模VCM，再断开开关Reset；

步骤STP400，根据SAR控制逻辑模块指示的顺序执行bypass操作，同时，通过第二电容阵列单元对每次bypass操作产生的误差电压Verror进行量化获得误差码字并发送至数字校准引擎进行校准获得每个单元电容C_N的权重系数w_N；

所述误差电压Verror计算方式如下：

其中，w_(k)为k位对应的归一化权重，k为非bypass电容的最高位，k+1到N为反向翻转的位数；

所述权重系数w_N计算方式如下：

通过N次执行bypass操作后建立如下归一化三角矩阵：

通过对上述三角矩阵进行求解获得权重系数w_N，其中，N为第一电容阵列单元位数；

步骤STP500，周期性重复执行步骤STP400，直至达到预设迭代周期数P后执行后续动作，P≥1；

步骤STP600，通过步骤STP200中获得的目标量化码字和步骤STP400中获得的权重系数w_N相乘即获得校正后的目标量化码字。

6.根据权利要求5所述的数字校正方法，其特征在于：将步骤STP400中执行bypass操作的当前位单元电容C_N的执行方式由顺序执行改为随机执行；随机执行的方式通过增设的PRBS模块产生2-bit的伪随机数控制，所述伪随机数由11，00和10/01组成，分别对应代表三个状态+1，0，-1；

其中，+1表示bypass位向后移动一位，0表示bypass位保持不变，-1表示bypass位向前移动一位。

7.数字校正方法，采用包括权利要求4所述快速收敛高精度逐次渐进模数转换器数字校正电路实现，其特征在于，包括以下步骤：

步骤STP100，通过开关Clks将输入信号Vin输入第一电容阵列单元，断开开关Clks完成采样；

步骤STP200，通过第一SAR控制逻辑模块接收来自第一比较器单元输出的结果控制所述第一开关阵列单元的翻转完成对输入信号Vin的转换量化，获得第一目标量化码字；

闭合开关Clka，放大器单元开始建立就绪后，再闭合开关Clks2，第二电容阵列单元开始采样；通过放大器单元对第一电容阵列单元上的残差电压进行放大后输入第二电容阵列单元进行量化，量化过程包括通过第二SAR控制逻辑模块接收来自第二比较器单元输出的结果控制所述第二开关阵列单元的翻转完成对放大后的残差电压进行转换量化，获得第二目标量化码字；

步骤STP300，闭合开关Reset，同时通过第一SAR控制逻辑模块将第一开关阵列单元均接共模VCM，使得第一电容阵列单元的所有单元电容C_N的上下极板均接入共模VCM，再断开开关Reset；

步骤STP400，根据第一SAR控制逻辑模块的指示对第一电容阵列单元顺序执行bypass操作，经放大器单元将第一电容阵列单元每次bypass操作产生的误差电压Verror均进行放大后再通过第二电容阵列单元对每次bypass操作产生的误差电压Verror进行量化获得误差码字并发送至数字校准引擎进行校准获得每个单元电容C_N的权重系数w_N；所述误差电压Verror的量化通过第二SAR控制逻辑模块根据第二比较器输出的结果控制所述第二开关阵列单元的翻转实现；所述误差电压Verror计算方式如下：

其中，w_(k)为k位对应的归一化权重，k为非bypass电容的最高位，k+1到N为反向翻转的位数；

所述权重系数w_N计算方式如下：

通过N次执行bypass操作后建立如下归一化三角矩阵：

通过对上述三角矩阵进行求解获得权重系数w_N，其中，N为第一电容阵列单元位数；

步骤STP500，按照步骤STP400的方式对第二电容阵列单元的第N+X位进行bypass操作，获得第二电容阵列单元的权重系数w_N+X，其中，X≤M-2；

步骤STP600，周期性重复执行步骤STP400-步骤STP500，直至达到预设迭代周期数P后执行后续动作，P≥1；

步骤STP700，通过步骤STP200中获得的第一目标量化码字与步骤STP400中获得的权重系数w_N相乘后的积PR1与步骤STP200中获得的第二目标量化码字与步骤STP500中获得的权重系数w_N+X相乘后的积PR2求和即获得目标量化码字。

8.根据权利要求7所述的数字校正方法，其特征在于：将步骤STP400中执行bypass操作的当前位单元电容C_N的执行方式由顺序执行改为随机执行；随机执行的方式通过增设的PRBS模块产生2-bit的伪随机数控制，所述伪随机数由11，00和10/01组成，分别对应代表三个状态+1，0，-1；其中，+1表示bypass位向后移动一位，0表示bypass位保持不变，-1表示bypass位向前移动一位。

Images