CN114184936B - 芯片连焊自检测方法、系统、介质及芯片 - Google Patents

Abstract

本发明提供一种芯片连焊自检测方法、系统、介质及芯片；所述方法包括以下步骤：将所述可控端口设置为输入状态；配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平；读取所述可控端口的第一电平值；基于所述第一电平值判断所述可控端口是否出现连焊；本发明通过在芯片上编写芯片连焊自检测算法，已达到检测芯片端口间电路是否连焊短路的目的，能够实现在早期生产中发现产品缺陷，是对现有ICT、FCT等检测的有利补充，提高了产品的生产效率、可检测性以及产品的质量。

Description

芯片连焊自检测方法、系统、介质及芯片

技术领域

本发明属于芯片检测技术领域，特别是涉及一种芯片连焊自检测方法、系统、介质及芯片。

背景技术

现有芯片检测通常包括：ICT(In-Circuit Test，电路测试)和FCT(FunctionTest，功能测试)这两种检测技术；其中，ICT是进行相对简单的模拟，主要用来检查元器件故障和焊接故障的，在板子焊接的下个流程进行，有问题的板子(比如器件焊反、短路等问题)直接在焊接线上返修；FCT是电子电气功能性测试，即完成ICT测试步骤后，转到产品通电状态，测试产品的各项正常工作时的参数；现有芯片借助这两种检测技术，达到了较好的检测效果。

但是，这两种检测技术，对于芯片的检测来说，仍然存在无法测试的盲点，如，无法达到检测芯片端口间是否连焊短路的目的，从而导致测试覆盖率有所降低。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种芯片连焊自检测方法、系统、介质及芯片，用于解决现有芯片检测技术无法达到检测芯片端口间是否连焊短路的目的的问题。

为实现上述目的及其他相关目的，本发明提供一种芯片连焊自检测方法，用于检测芯片的端口间是否连焊，所述芯片的端口包括：可控端口和不可控端口；其中，所述不可控端口正常；所述方法包括以下步骤：将所述可控端口设置为输入状态；配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平；读取所述可控端口的第一电平值；基于所述第一电平值判断所述可控端口是否出现连焊。

于本发明的一实施例中，所述可控端口包括：非悬空端口；所述非悬空端口连接外围电路；所述待配置条件包括：所述可控端口为无上拉电阻和下拉电阻的外围电路对应的非悬空端口；配置满足待配置条件的可控端口，以使所满足待配置条件的可控端口上拉至高电平，或下拉至低电平包括以下步骤：配置所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口，以使所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口上拉至高电平，或下拉至低电平；基于所述第一电平值判断所述可控端口是否出现连焊包括以下步骤：基于所述第一电平值判断所述非悬空端口是否出现连焊。

于本发明的一实施例中，所述可控端口还包括：悬空端口；所述待配置条件包括：所述可控端口为悬空端口；配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平还包括以下步骤：对能设置内部上拉的悬空端口设置内部上拉，以使所述能设置内部上拉的悬空端口上拉至高电平；对能设置内部下拉的悬空端口设置内部下拉，以使所述能设置内部下拉的悬空端口下拉至低电平；将既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的悬空端口外接第一测试点，以使既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的悬空端口外部上拉至高电平；所述第一测试点通过上拉电阻上拉至电源；将既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的悬空端口外接第二测试点，以使既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的悬空端口上拉至高电平，或下拉至低电平；所述第二测试点通过下拉电阻下拉至地，和/或通过上拉电阻上拉至所述电源；配置所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口包括以下步骤：对所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部上拉的非悬空端口设置内部上拉，以使所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部上拉的非悬空端口上拉至高电平；对所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部下拉的非悬空端口设置内部下拉，以使所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部下拉的非悬空端口下拉至低电平；将所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的非悬空端口外接所述第一测试点，以使所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的非悬空端口上拉至高电平；将所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的非悬空端口外接所述第二测试点，以使所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的非悬空端口上拉至高电平，或下拉至低电平。

于本发明的一实施例中，基于所述第一电平值判断所述非悬空端口是否出现连焊包括以下步骤：判断所述非悬空端口的第一电平值与所述非悬空端口对应的外围电路的电平值是否一致；若一致，则所述外围电路正常；若不一致，则所述外围电路异常；在一致时，判断每一正常的外围电路对应的非悬空端口是否出现连焊。

于本发明的一实施例中，判断每一正常的外围电路对应的非悬空端口是否出现连焊包括以下步骤：将一正常的外围电路对应的非悬空端口设置为输出状态，除所述一正常的外围电路对应的非悬空端口外的可控端口均设置为输入状态；对所述一正常的外围电路对应的非悬空端口进行高低电平切换设置；获取除所述一正常的外围电路对应的非悬空端口外的可控端口的第二电平值，以判断所述第二电平值是否随所述一正常的外围电路对应的非悬空端口的高电平或低电平变化；若变化，则所述一正常的外围电路对应的非悬空端口出现连焊；若不变化，则所述一正常的外围电路对应的非悬空端口正常。

于本发明的一实施例中，基于所述第一电平值判断所述非悬空端口是否出现连焊还包括以下步骤：在不一致时，发送第一异常信息；判断每一正常的外围电路对应的非悬空端口是否出现连焊还包括以下步骤：在变化时，发送第二异常信息。

本发明提供一种芯片连焊自检测系统，用于检测芯片的端口间是否连焊，所述芯片的端口包括：可控端口和不可控端口；其中，所述不可控端口正常；所述系统包括：设置模块、配置模块、读取模块及判断模块；所述设置模块用于将所述可控端口设置为输入状态；所述配置模块用于配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平；所述读取模块用于读取所述可控端口的第一电平值；所述判断模块用于基于所述第一电平值判断所述可控端口是否出现连焊。

本发明提供一种存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述的芯片连焊自检测方法。

本发明提供一种芯片，包括：处理器及存储器；所述存储器用于存储计算机程序；所述处理器用于执行所述存储器存储的计算机程序，以使所述芯片执行上述的芯片连焊自检测方法。

本发明提供一种芯片连焊自检测系统，包括：电源和上述的芯片；所述电源与所述芯片连接，用于为所述芯片供电。

如上所述，本发明所述的芯片连焊自检测方法、系统、介质及芯片，具有以下有益效果：

(1)与现有技术相比，本发明通过在芯片上编写芯片连焊自检测算法，已达到检测芯片端口间电路是否连焊短路的目的，能够实现在早期生产中发现产品缺陷，是对现有ICT、FCT等检测的有利补充，提高了产品的生产效率、可检测性以及产品的质量。

(2)本发明提供的芯片连焊自检测方法，操作简单，不需要增加额外的电路和设备，可覆盖FCT及ICT无法测试的盲点，提高了测试覆盖率。

附图说明

图1显示为本发明的芯片连焊自检测方法于一实施例中的流程图。

图2显示为本发明的基于第一电平值判断非悬空端口是否出现连焊于一实施例中的流程图。

图3显示为本发明的判断每一正常的外围电路对应的非悬空端口是否出现连焊于一实施例中的流程图。

图4显示为本发明的单片机芯片于一实施例中的结构示意图。

图5显示为本发明的芯片于一实施例中的结构示意图。

图6显示为本发明的芯片连焊自检测系统于一实施例中的结构示意图。

图7显示为本发明的芯片连焊自检测系统于另一实施例中的结构示意图。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本发明的芯片连焊自检测方法、系统、介质及芯片，与现有技术相比，本发明通过在芯片上编写芯片连焊自检测算法，已达到检测芯片端口间电路是否连焊短路的目的，能够实现在早期生产中发现产品缺陷，是对现有ICT、FCT等检测的有利补充，提高了产品的生产效率、可检测性以及产品的质量；本发明提供的芯片连焊自检测方法，操作简单，不需要增加额外的电路和设备，可覆盖FCT及ICT无法测试的盲点，提高了测试覆盖率。

本发明的存储介质上存储有计算机程序，该计算机程序被处理器执行时实现下述的芯片连焊自检测方法。所述存储介质包括：只读存储器(Read-Only Memory，ROM)、随机访问存储器(Random Access Memory，RAM)、磁碟、U盘、存储卡或者光盘等各种可以存储程序代码的介质。

可以采用一个或多个存储介质的任意组合。存储介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机盘、硬盘、RAM、ROM、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。

计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括——但不限于——电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。

计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括——但不限于——无线、有线、光缆、RF等等，或者上述的任意合适的组合。

可以以一种或多种程序设计语言的任意组合来编写用于执行本发明操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。

下面将参照根据本发明实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述本发明。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机程序指令实现。这些计算机程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器，从而生产出一种机器，使得这些计算机程序指令在通过计算机或其它可编程数据处理装置的处理器执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。

也可以把这些计算机程序指令存储在计算机可读介质中，这些指令使得计算机、其它可编程数据处理装置、或其他设备以特定方式工作，从而，存储在计算机可读介质中的指令就产生出包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的指令的制造品(article of manufacture)。

也可以把计算机程序指令加载到计算机、其它可编程数据处理装置、或其它设备上，使得在计算机、其它可编程数据处理装置或其它设备上执行一系列操作步骤，以产生计算机实现的过程，从而使得在计算机或其它可编程装置上执行的指令提供实现流程图和/或框图中的一个或多个方框中规定的功能/动作的过程。

本发明的芯片连焊自检测方法用于检测芯片的端口间是否连焊(端口是否短路)，所述芯片的端口包括可控端口和不可控端口；其中，所述不可控端口正常，即该芯片连焊自检测方法是在不可控端口正常(即保证连焊自检测能够正常进行)的前提下，检测可控端口是否出现连焊。

需要说明的是，连焊可能会造成短路，但短路的原因却不一定是因为连焊导致的，本发明中是以短路即认为连焊进行的说明。

需要说明的是，该芯片特指可编程芯片，诸如，DSP芯片、单片机芯片等；具体地，通过在该芯片上编写芯片连焊自检测算法，以通过该芯片连焊自检测算法实现对该芯片的连焊自检测功能，保证该芯片的质量，从而在使用该芯片生成产品时，能够有效保障产品的质量，做到了在早期生产产品过程中，及时发现芯片缺陷，避免后续由于芯片问题，导致产品生产中断，从而提高了产品生产效率、可检测性以及产品的质量。

需要说明的是，该芯片的端口是否可控，是记载在芯片产品说明书中的，诸如，电源端口为不可控端口。

进一步地，该芯片连焊自检测方法适用于所有使用芯片生产产品时的检测，通过对产品电路分析，在芯片上编写对应的芯片连焊自检测算法(针对不同的产品，主体控制逻辑一致，只是根据不同产品对应的产品电路调试相应的芯片连焊自检测算法对应的程序)。

需要说明的是，在进行芯片连焊自检测时，只对该芯片上电源(如5V、3.3V)即可，以防止对强电器件控制。

于一实施例中，所述可控端口包括非悬空端口；所述非悬空端口连接外围电路。

于一实施例中，所述可控端口还包括悬空端口。

需要说明的是，在该芯片的所有可控端口中，哪些作为非悬空端口，用来连接外围电路，哪些又是不需要的端口，即悬空端口，具体是根据产品来确定的；同一芯片，当应用在不同产品中时，其悬空端口和非悬空端口也是有所不同的；当然，也可能相同，取决于产品，因此，在产品说明书中可查询到该芯片的可控端口中哪些是悬空端口，哪些是作为非悬空端口。

进一步地，于一产品电路中，该芯片的可控端口中，也有可能不存在悬空端口，即所有的可控端口均为非悬空端口；而存在非悬空端口连接的外围电路无上拉电阻和下拉电阻的可能。

下面以该芯片的可控端口中既包括悬空端口，又包括非悬空端口，且存在非悬空端口连接的外围电路无上拉电阻和下拉电阻为例，进一步解释说明本发明的芯片连焊自检测方法。

如图1所示，于一实施例中，该芯片连焊自检测方法包括以下步骤：

步骤S1、将所述可控端口设置为输入状态。

优选地，通过芯片内部的程序实现将该芯片的所有的可控端口均设置为输入状态。

步骤S2、配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平。

需要说明的是，该步骤S2中仅是对满足待配置条件的可控端口进行配置，所以，对于不满足待配置条件的可控端口也就无需进行步骤S2中的配置操作了。

于一实施例中，所述待配置条件包括：所述可控端口为无上拉电阻和下拉电阻的外围电路对应的非悬空端口，及所述可控端口为悬空端口。

于一实施例中，配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平包括以下步骤：

步骤S21、配置所述悬空端口，以使所述悬空端口上拉至高电平，或下拉至低电平。

于一实施例中，配置所述悬空端口，以使所述悬空端口上拉至高电平，或下拉至低电平包括以下步骤：

步骤S211、对能设置内部上拉的悬空端口设置内部上拉，以使能设置内部上拉的悬空端口上拉至高电平。

步骤S212、对能设置内部下拉的悬空端口设置内部下拉，以使能设置内部下拉的悬空端口下拉至低电平。

需要说明的是，在一悬空端口既不能设置内部上拉，又不能设置内部下拉时，只能通过外接测试点，实现外部上拉或下拉，但考虑到此时该悬空端口是处于输入状态，后续在判断其是否存在连焊时，还会将其设置为输出状态，所以，在对该悬空端口进行外部上拉或下拉时，还要进一步考虑该悬空端口有无电平输出能力，对无电平输出能力的悬空端口，只能设置外部上拉，而对有电平输出能力的悬空端口，既可设置外部上拉，也可设置外部下拉，具体如下步骤S213和步骤S214。

步骤S213、将既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的悬空端口外接第一测试点，以使既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的悬空端口外部上拉至高电平。

需要说明的是，所述第一测试点通过上拉电阻上拉至电源。

步骤S214、将既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的悬空端口外接第二测试点，以使既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的悬空端口上拉至高电平，或下拉至低电平。

需要说明的是，所述第二测试点通过下拉电阻下拉至地，和/或通过上拉电阻上拉至电源。

进一步地，上述的第一测试点和第二测试点在实际应用中，可以是同一测试点，也可以是两个不同的测试点。

需要说明的是，上述步骤S211至步骤S214，在实际应用中，是以择一的方式执行其中一步骤的，目的是使悬空端口被上拉至高电平，或者是被下拉至低电平。

需要说明的是，当第二测试点是通过下拉电阻下拉至地，同时，通过上拉电阻上拉至电源时，该下拉电阻和上拉电阻的阻值相差较大(通常相差一个数量级)；优选地，上拉电阻的阻值为10k，下拉电阻的阻值为1k。

步骤S22、配置所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口，以使所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口上拉至高电平，或下拉至低电平。

需要说明的是，上述步骤S21和步骤S22的执行顺序没有明确的限制，可以先后执行，即先执行步骤S21，再执行步骤S22；或者是先执行步骤S22，再执行步骤S21；也可以同时执行。

于一实施例中，配置所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口包括以下步骤：

步骤S221、对所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部上拉的非悬空端口设置内部上拉，以使所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部上拉的非悬空端口上拉至高电平。

步骤S222、对所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部下拉的非悬空端口设置内部下拉，以使所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部下拉的非悬空端口下拉至低电平。

步骤S223、将所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的非悬空端口外接所述第一测试点，以使所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的非悬空端口上拉至高电平。

步骤S224、将所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的非悬空端口外接所述第二测试点，以使所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的非悬空端口上拉至高电平，或下拉至低电平。

需要说明的是，上述步骤S221至步骤S224，在实际应用中，是以择一的方式执行其中一步骤的，目的是使无上拉电阻和下拉电阻的外围电路对应的非悬空端口被上拉至高电平，或者是被下拉至低电平，以使所有非悬空端口连接的外围电路均能够对应输出相应的电平值，即使每一非悬空端口连接的外围电路均对应一电平值(在对无上拉电阻和下拉电阻的外围电路对应的非悬空端口外部上拉或下拉后，该非悬空端口对应的外围电路发生了变化，不再是之前无上拉电阻和下拉电阻的外围电路了，而是在该无上拉电阻和下拉电阻的外围电路的基础上，增加了上拉电阻或下拉电阻后的外围电路)。

具体地，步骤S223中，对无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的非悬空端口外接第一测试点与上述步骤S213中，对既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的悬空端口外接第一测试点的原理相同，故在此不再赘述；步骤S224中，对无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的非悬空端口外接第二测试点与上述步骤S214中，对既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的的悬空端口外接第二测试点的原理相同，故在此不再赘述。

进一步地，对于步骤S211和步骤S221中所述的“能设置内部上拉”，及步骤S212和步骤S222中所述的“能设置内部下拉”，是在芯片说明书中记载了的，即在芯片说明书中明确记载了，哪些端口是能设置内部上拉的端口，哪些端口是能设置内部下拉的端口。

步骤S3、读取所述可控端口的第一电平值。

具体地，读取悬空端口和非悬空端口的电平值。

步骤S4、基于所述第一电平值判断所述可控端口是否出现连焊。

于一实施例中，基于所述第一电平值判断所述可控端口是否出现连焊包括以下步骤：基于所述第一电平值判断所述非悬空端口是否出现连焊。

如图2所示，于一实施例中，基于所述第一电平值判断所述非悬空端口是否出现连焊包括以下步骤：

步骤S41、判断所述非悬空端口的第一电平值与所述非悬空端口对应的外围电路的电平值是否一致。

若一致，则所述外围电路正常；若不一致，则所述外围电路异常。

在不一致时，执行步骤S42。

步骤S42、发送第一异常信息。

具体地，该第一异常信息的发送方式不作为限制本发明的条件，诸如，通过该芯片(具有通讯端口)将该第一异常信息发送至计算机，且对应每个非悬空端口和/或外围电路，都有相应的标识，第一异常信息中包含该标识，从而在该计算机收到该第一异常信息后，能够准确知道是哪个电路出现了异常，进而便于对其的维修操作。

进一步地，在不一致时，还可通过该芯片连接报警指示灯，且每一外围电路对应一报警指示灯，以在不一致时，控制相应的报警指示灯亮，从而能够准确知道哪个外围电路异常，进而便于对其进行维修。

在一致时，执行步骤S43。

步骤S43、判断每一正常的外围电路对应的非悬空端口是否出现连焊。

具体地，经步骤S41的判断，可能会获取多个非悬空端口，其对应的外围电路都是正常的，此时，需要对每一个正常的外围电路对应的非悬空端口一一判断是否出现连焊。

需要说明的是，可同时对每一个正常的外围电路对应的非悬空端口进行是否连焊的判断，这样可以提高连焊检测的效率；当然，也可以按照先后顺序，依次对每一个正常的外围电路对应的非悬空端口进行是否连焊的判断。

优选地，在经步骤S41，判断出存在外围电路异常时，对该外围电路进行维修，以使其正常，而只有在所有的外围电路都正常时，才执行上述的步骤S43，以避免异常的外围电路对影响步骤S43的判断结果。

下面以对其中一正常的外围电路对应的非悬空端口是否连焊为例解释说明该步骤S43的工作原理。

如图3所示，于一实施例中，判断每一正常的外围电路对应的非悬空端口是否出现连焊包括以下步骤：

步骤S431、将一正常的外围电路对应的非悬空端口设置为输出状态，除所述一正常的外围电路对应的非悬空端口外的可控端口均设置为输入状态。

优选地，通过芯片内部的程序实现将该一正常的外围电路对应的非悬空端口设置为输出状态，除该非悬空端口以外的其它可控端口(包括悬空端口和除该非悬空端口以外的其它非悬空端口)均设置为输入状态。

步骤S432、对所述一正常的外围电路对应的非悬空端口进行高低电平切换设置。

具体地，对该非悬空端口分别设置高电平和低电平。

步骤S433、获取除所述一正常的外围电路对应的非悬空端口外的可控端口的第二电平值，以判断所述第二电平值是否随所述一正常的外围电路对应的非悬空端口的高电平或低电平变化。

具体地，在经步骤S432对该非悬空端口设置高电平和低电平时，分别获取除该非悬空端口以外的其它可控端口对应的电平值，记为该第二电平值，以判断该第二电平值是否保持原始电平状态不变，还是说会随步骤S432中对非悬空端口设置的高电平或低电平而变化。

需要说明的是，若变化，则所述一正常的外围电路对应的非悬空端口出现连焊；若不变化，则所述一正常的外围电路对应的非悬空端口正常。

在变化时，执行步骤S434。

步骤S434、发送第二异常信息。

需要说明的是，该步骤S434与上述步骤S42的工作原理相同，在此不再详细赘述。

进一步地，该芯片连焊自检测方法还包括对悬空端口是否出现连焊的检测。

需要说明的是，对于悬空端口是否出现连焊的检测原理可参考上述对于非悬空端口是否出现连焊的检测原理，不同之处在于，没有外围电路异常判断这一步骤，而只是需要直接执行上述的步骤S431至步骤S434即可，即将一悬空端口设为输出，除该悬空端口以外的其它可控端口均设置为输入，然后对该悬空端口设置高低电平切换，获取除该悬空端口以外的其它可控端口的第二电平值，以最终判断出该第二电平值是否随设置高低电平切换的悬空端口的高电平或低电平变化，即可确定该悬空端口是否出现了连焊现象。

优选地，在对某一可控端口(可能是悬空端口，也可能是非悬空端口)进行是否连焊的检测时，只需要检测与该可控端口相邻的端口与其是否连焊即可。

下面以一单片机芯片为例解释说明本发明的芯片连焊自检测方法。

如图4所示，于一实施例中，该单片机芯片的型号为IC7UPD78F1164，其悬空端口用“×”表示，诸如，图4中的单片机芯片的端口20、91、92、94-100等均为不可控端口，而端口21-28等均是可控端口，且是非悬空端口。

于本实施例中，该芯片连焊自检测方法的工作原理如下：

该单片机芯片的所有可控端口的输入、输出通过程序控制；在检测时，首先，将所有可控端口均设置为输入状态。

在正常上电情况下，图4中的端口SW1-SW8的状态均是高电平，但如果EVSS1和SW8连焊，SW8会检测到低电平。

将SW8设置为输出状态，并检测SW7的状态；当SW8输出为低电平时，如果检测SW7输入为低电平，则SW7和SW8可能连焊。

具体地，在判断SW8是否连焊时，将SW8设置为输出状态，而SW7设置为输入状态，然后对SW8设置高低电平切换，其中，当对SW8设置高电平时，不管SW7有没有与SW8连焊，检测出的SW7均是高电平(相对于原始电平状态保持不变；SW7在正常上电情况下就是高电平状态)，即无法判断SW7与SW8是否连焊；当对SW8设置低电平时，如果SW8与SW7连焊，则此时检测到的SW7输入为低电平(随对SW8设置的低电平而由原来的高电平变化为了低电平)，但如果SW8与SW7未连焊，则此时检测到的SW7输入仍为高电平，所以，针对SW8是否连焊的判断，是通过SW7的电平值是否随设置的SW8的低电平变化来判断的；同理，也会存在一些可控端口的连焊判断，是通过与其相邻端口的电平值是否随设置高低电平切换的可控端口的高电平变化来判断的，在此不再详细赘述。

需要说明的是，本发明所述的芯片连焊自检测方法的保护范围不限于本实施例列举的步骤执行顺序，凡是根据本发明的原理所做的现有技术的步骤增减、步骤替换所实现的方案都包括在本发明的保护范围内。

如图5所示，本发明的芯片包括处理器51及存储器52。

所述存储器52用于存储计算机程序；优选地，所述存储器52包括：ROM、RAM、磁碟、U盘、存储卡或者光盘等各种可以存储程序代码的介质。

所述处理器51与所述存储器52相连，用于执行所述存储器52存储的计算机程序，以使所述芯片执行上述的芯片连焊自检测方法。

优选地，所述处理器51可以是通用处理器，包括中央处理器(Central ProcessingUnit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(Digital Signal Processor，简称DSP)、专用集成电路(Application SpecificIntegrated Circuit，简称ASIC)、现场可编程门阵列(Field Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。

如图6所示，于一实施例中，本发明的芯片连焊自检测系统用于检测芯片的端口间是否连焊，所述芯片的端口包括可控端口和不可控端口；其中，所述不可控端口正常；所述系统包括设置模块61、配置模块62、读取模块63及判断模块64。

所述设置模块61用于将所述可控端口设置为输入状态。

所述配置模块62用于配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平。

所述读取模块63用于读取所述可控端口的第一电平值。

所述判断模块64用于基于所述第一电平值判断所述可控端口是否出现连焊。

需要说明的是，所述设置模块61、所述配置模块62、所述读取模块63及所述判断模块64的结构及原理与上述芯片连焊自检测方法中的步骤(步骤S1～步骤S4)一一对应，故在此不再赘述。

需要说明的是，应理解以上系统的各个模块的划分仅仅是一种逻辑功能的划分，实际实现时可以全部或部分集成到一个物理实体上，也可以物理上分开。且这些模块可以全部以软件通过处理元件调用的形式实现；也可以全部以硬件的形式实现；还可以部分模块通过处理元件调用软件的形式实现，部分模块通过硬件的形式实现。例如，x模块可以为单独设立的处理元件，也可以集成在上述系统的某一个芯片中实现，此外，也可以以程序代码的形式存储于上述系统的存储器中，由上述系统的某一个处理元件调用并执行以上x模块的功能。其它模块的实现与之类似。此外这些模块全部或部分可以集成在一起，也可以独立实现。这里所述的处理元件可以是一种集成电路，具有信号的处理能力。在实现过程中，上述方法的各步骤或以上各个模块可以通过处理器元件中的硬件的集成逻辑电路或者软件形式的指令完成。

例如，以上这些模块可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(Application Specific Integrated Circuit，简称ASIC)，或，一个或多个数字信号处理器(Digital Signal Processor，简称DSP)，或，一个或者多个现场可编程门阵列(Field Programmable Gate Array，简称FPGA)等。再如，当以上某个模块通过处理元件调度程序代码的形式实现时，该处理元件可以是通用处理器，例如中央处理器(Central Processing Unit，简称CPU)或其它可以调用程序代码的处理器。再如，这些模块可以集成在一起，以片上系统(System-On-a-Chip，简称SOC)的形式实现。

如图7所示，于一实施例中，本发明的芯片连焊自检测系统包括电源71和上述的芯片72。

具体地，所述电源71与所述芯片72连接，用于为所述芯片72供电。

需要说明的是，该芯片连焊自检测系统的工作原理与上述芯片连焊自检测方法的工作原理相同，故在此不再详细赘述。

需要说明的是，本发明的芯片连焊自检测系统可以实现本发明的芯片连焊自检测方法，但本发明的芯片连焊自检测方法的实现装置包括但不限于本实施例列举的芯片连焊自检测系统的结构，凡是根据本发明的原理所做的现有技术的结构变形和替换，都包括在本发明的保护范围内。

综上所述，本发明的芯片连焊自检测方法、系统、介质及芯片，与现有技术相比，本发明通过在芯片上编写芯片连焊自检测算法，已达到检测芯片端口间电路是否连焊短路的目的，能够实现在早期生产中发现产品缺陷，是对现有ICT、FCT等检测的有利补充，提高了产品的生产效率、可检测性以及产品的质量；本发明提供的芯片连焊自检测方法，操作简单，不需要增加额外的电路和设备，可覆盖FCT及ICT无法测试的盲点，提高了测试覆盖率；所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种芯片连焊自检测方法，用于检测芯片的端口间是否连焊，其特征在于，所述芯片的端口包括：可控端口和不可控端口；其中，所述不可控端口正常；所述方法包括以下步骤：

将所述可控端口设置为输入状态；

配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平；所述可控端口包括：非悬空端口；所述非悬空端口连接外围电路；所述待配置条件包括：所述可控端口为无上拉电阻和下拉电阻的外围电路对应的非悬空端口；配置满足待配置条件的可控端口，以使所满足待配置条件的可控端口上拉至高电平，或下拉至低电平包括以下步骤：配置所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口，以使所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口上拉至高电平，或下拉至低电平；

读取所述可控端口的第一电平值；

基于所述第一电平值判断所述可控端口是否出现连焊；基于所述第一电平值判断所述可控端口是否出现连焊包括以下步骤：基于所述第一电平值判断所述非悬空端口是否出现连焊。

2.根据权利要求1所述的芯片连焊自检测方法，其特征在于，所述可控端口还包括：悬空端口；所述待配置条件包括：所述可控端口为悬空端口；配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平还包括以下步骤：

对能设置内部上拉的悬空端口设置内部上拉，以使所述能设置内部上拉的悬空端口上拉至高电平；

对能设置内部下拉的悬空端口设置内部下拉，以使所述能设置内部下拉的悬空端口下拉至低电平；

将既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的悬空端口外接第一测试点，以使既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的悬空端口外部上拉至高电平；所述第一测试点通过上拉电阻上拉至电源；

将既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的悬空端口外接第二测试点，以使既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的悬空端口上拉至高电平，或下拉至低电平；所述第二测试点通过下拉电阻下拉至地，和/或通过上拉电阻上拉至所述电源；

配置所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口包括以下步骤：

对所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部上拉的非悬空端口设置内部上拉，以使所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部上拉的非悬空端口上拉至高电平；

对所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部下拉的非悬空端口设置内部下拉，以使所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部下拉的非悬空端口下拉至低电平；

将所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的非悬空端口外接所述第一测试点，以使所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的非悬空端口上拉至高电平；

将所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的非悬空端口外接所述第二测试点，以使所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的非悬空端口上拉至高电平，或下拉至低电平。

3.根据权利要求1所述的芯片连焊自检测方法，其特征在于，基于所述第一电平值判断所述非悬空端口是否出现连焊包括以下步骤：

判断所述非悬空端口的第一电平值与所述非悬空端口对应的外围电路的电平值是否一致；

若一致，则所述外围电路正常；若不一致，则所述外围电路异常；

在一致时，判断每一正常的外围电路对应的非悬空端口是否出现连焊。

4.根据权利要求3所述的芯片连焊自检测方法，其特征在于，判断每一正常的外围电路对应的非悬空端口是否出现连焊包括以下步骤：

将一正常的外围电路对应的非悬空端口设置为输出状态，除所述一正常的外围电路对应的非悬空端口外的可控端口均设置为输入状态；

对所述一正常的外围电路对应的非悬空端口进行高低电平切换设置；

获取除所述一正常的外围电路对应的非悬空端口外的可控端口的第二电平值，以判断所述第二电平值是否随所述一正常的外围电路对应的非悬空端口的高电平或低电平变化；

若变化，则所述一正常的外围电路对应的非悬空端口出现连焊；若不变化，则所述一正常的外围电路对应的非悬空端口正常。

5.根据权利要求4所述的芯片连焊自检测方法，其特征在于，基于所述第一电平值判断所述非悬空端口是否出现连焊还包括以下步骤：在不一致时，发送第一异常信息；

判断每一正常的外围电路对应的非悬空端口是否出现连焊还包括以下步骤：在变化时，发送第二异常信息。

6.一种芯片连焊自检测系统，用于检测芯片的端口间是否连焊，其特征在于，所述芯片的端口包括：可控端口和不可控端口；其中，所述不可控端口正常；所述系统包括：设置模块、配置模块、读取模块及判断模块；

所述设置模块用于将所述可控端口设置为输入状态；

所述配置模块用于配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平；所述可控端口包括：非悬空端口；所述非悬空端口连接外围电路；所述待配置条件包括：所述可控端口为无上拉电阻和下拉电阻的外围电路对应的非悬空端口；配置满足待配置条件的可控端口，以使所满足待配置条件的可控端口上拉至高电平，或下拉至低电平包括以下步骤：配置所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口，以使所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口上拉至高电平，或下拉至低电平；

所述读取模块用于读取所述可控端口的第一电平值；

所述判断模块用于基于所述第一电平值判断所述可控端口是否出现连焊；基于所述第一电平值判断所述可控端口是否出现连焊包括以下步骤：基于所述第一电平值判断所述非悬空端口是否出现连焊。

7.一种存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现权利要求1至5中任一项所述的芯片连焊自检测方法。

8.一种芯片，其特征在于，包括：处理器及存储器；

所述存储器用于存储计算机程序；

所述处理器用于执行所述存储器存储的计算机程序，以使所述芯片执行权利要求1至5中任一项所述的芯片连焊自检测方法。

9.一种芯片连焊自检测系统，其特征在于，包括：电源和权利要求8中所述的芯片；

所述电源与所述芯片连接，用于为所述芯片供电。

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