CN114141739A - 半导体封装 - Google Patents

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CN114141739A CN202111029257.6A CN202111029257A CN114141739A CN 114141739 A CN114141739 A CN 114141739A CN 202111029257 A CN202111029257 A CN 202111029257A CN 114141739 A CN114141739 A CN 114141739A
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CN
China
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alignment mark
wiring structure
semiconductor chip
alignment
semiconductor package
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CN202111029257.6A
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朴相天
李荣敏
金大祐
李赫宰
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8013—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/80132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
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Abstract

一种半导体封装包括：第一半导体芯片，包括第一布线结构；在第一布线结构上以在第一方向上间隔开的第一接合焊盘和第一对准标记；第二半导体芯片，包括第二布线结构；在第二布线结构上并与第一接合焊盘连接的第二接合焊盘；以及在第二布线结构上以与第二接合焊盘间隔开并且在第二方向上不与第一对准标记重叠的第二对准标记，第一布线结构包括第一布线图案，第一布线图案连接到第一接合焊盘，并且在第二方向上不与第一对准标记和第二对准标记重叠，以及第二布线结构包括第二布线图案，第二布线图案连接到第二接合焊盘，并且在第二方向上不与第一对准标记和第二对准标记重叠。

Description

半导体封装
相关申请的交叉引用
本申请要求2020年9月3日在韩国知识产权局递交的韩国专利申请No.10-2020-0112307的优先权，其全部内容通过引用合并于此。
技术领域
实施例涉及半导体封装。
背景技术
随着电子产业越来越高度发展，对半导体元件的高度集成的需求不断增长。这导致各种问题，例如用于限定精细图案的曝光工艺的工艺裕度减小并且使得实现半导体元件更加困难。此外，随着电子产业的发展，对半导体元件高速化的需求也在增长。为了满足半导体元件的高集成度和/或高速度的需求，已经进行了各种研究。
发明内容
本公开的方面提供一种具有改进的产品可靠性的半导体封装。
实施例涉及一种半导体封装，该半导体封装包括：第一半导体芯片，包括第一布线结构；第一接合焊盘和第一对准标记，设置在第一布线结构上以在第一方向上彼此间隔开；第二半导体芯片，包括第二布线结构，所述第二布线结构在与第一方向不同的第二方向上与第一半导体芯片间隔开并且与第一布线结构相对；第二接合焊盘，设置在第二布线结构上并电连接到第一接合焊盘；以及第二对准标记，设置在第二布线结构上以在第一方向上与第二接合焊盘间隔开，并且在第二方向上不与第一对准标记重叠，其中，第一布线结构包括第一布线图案，所述第一布线图案电连接到第一接合焊盘，并且在第二方向上不与第一对准标记和第二对准标记重叠，以及第二布线结构包括第二布线图案，所述第二布线图案电连接到第二接合焊盘，并且在第二方向上不与第一对准标记和第二对准标记重叠。
实施例涉及一种半导体封装，包括：第一半导体芯片，包括第一布线结构；第一钝化层，包括设置在第一布线结构上以在第一方向上彼此间隔开的第一对准标记和第一接合焊盘；第二钝化层，设置在第一钝化层上，并且包括第二对准标记和与第一接合焊盘直接接合的第二接合焊盘；以及第二半导体芯片，包括第二布线结构，所述第二布线结构通过第二钝化层在与第一方向不同的第二方向上与第一布线结构间隔开，其中，第一对准标记和第一布线结构接触的表面与第一接合焊盘和第一布线结构接触的表面形成同一平面，第二对准标记和第二布线结构接触的表面与第二接合焊盘和第二布线结构接触的表面形成同一平面，第一对准标记包括对准部和开口，所述开口穿透对准部并暴露第一布线结构的至少一部分，以及第二对准标记在第二方向上与开口重叠并且在第二方向上不与对准部重叠。
实施例涉及一种半导体封装，包括：衬底，包括第一面和在第一方向上与第一面相对的第二面，第一面包括连接焊盘；第一连接端子，在衬底的第一面上电连接到连接焊盘；第一半导体芯片，包括：在衬底的第二面上的第一布线结构，第一布线结构包括设置有第一布线图案的第一布线区域和未设置有第一布线图案的第一对准区域；以及第一穿透电极，与第一连接端子和第一布线图案电连接；第一钝化层，包括：第一接合焊盘，设置在第一布线结构的第一布线图案上并电连接到第一布线图案；以及第一对准标记，设置在第一布线结构的第一对准区域上；第二钝化层，包括：与第一接合焊盘直接接合的第二接合焊盘；第二对准标记，设置在第一对准区域上并且在第一方向上不与第一对准标记重叠，第二钝化层直接接合到第一钝化层；以及第二半导体芯片，包括在第二钝化层上的第二布线结构，第二布线结构包括：第二布线区域，与第二接合焊盘电连接的第二布线图案设置在所述第二布线区域中；以及第二对准区域，第二布线图案不设置在第二对准区域中，其中，第二对准标记设置在第二对准区域上。
然而，本公开的方面不限于本文阐述的内容。通过参考下面给出的本公开的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员而言将变得更加清楚。
附图说明
通过参照附图详细描述本发明的示例实施例，本公开的以上和其他方面和特征将变得更清楚，在附图中：
图1是用于说明根据示例实施例的半导体封装的示意性布局图；
图2是沿图1的线I-I截取的示意性截面图；
图3是用于说明图2的区域A的放大图；
图4至图9是图2的示意性平面图；
图10至图13是用于说明图2的区域A的放大图；
图14和图15是用于说明根据示例实施例的半导体封装的示意性布局图；
图16是用于说明根据实施例的半导体封装的截面图；
图17是用于说明根据示例实施例的半导体封装的截面图；
图18是用于说明根据示例实施例的半导体封装的截面图；以及
图19至图21是用于说明根据示例实施例的用于制造半导体封装的方法的中间步骤图。
具体实施方式
图1是用于说明根据示例实施例的半导体封装的示意性布局图。图2是沿图1的线I-I截取的示意性截面图。图3是用于说明图2的区域A的放大图。图4至图9是图2的示意性平面图。为便于说明，在图4至图9中仅示出图2的第一对准标记和第二对准标记。
如本文所使用，可以使用空间相对术语诸如“下方”、“之下”、“下”、“上方、”、“上”等，以便于描述如附图中所示的一个元件或特征相对于另一元件或特征的关系。将理解的是，空间相对术语除了包括附图中示出的定向之外，还意在包含设备在使用或操作中的不同定向。例如，如果附图中的设备被翻转，则被描述为在其他元件或者特征“下方”或者“之下”的元件将被定向在其他元件或者特征的“上方”。因此，术语“在......下方”可以包括上方和下方的取向二者。设备可以以其他方式定向(旋转90度或以其他方向)，且可以相应地解释本文中使用的空间相对描述符。
将理解，虽然本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。除非上下文另有说明，否则例如作为命名约定，这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，以下在说明书的一个部分中讨论的第一元件、组件、区域、层或部分可以在权利要求或说明书的另一部分中被命名为第二元件、组件、区域、层或部分，而不脱离本发明的教导。此外，在某些情况下，即使在说明书中没有使用“第一”、“第二”等来描述术语，该术语在权利要求中仍然可以被称为“第一”或“第二”，以便将要求保护的不同元件彼此区分开。
参照图1至图4，根据示例实施例的半导体封装可以包括第一半导体芯片100、第一钝化层130、第二钝化层230、第二半导体芯片200和模制层600。
第一半导体芯片100和第二半导体芯片200各自都可以是存储器半导体芯片。例如，存储器半导体芯片可以是诸如DRAM(动态随机存取存储器)或SRAM(静态随机存取存储器)等的易失性存储器半导体芯片、或诸如PRAM(相变随机存取存储器)、MRAM(磁阻式随机存取存储器)、FeRAM(铁电随机存取存储器)或RRAM(电阻式随机存取存储器)等的非易失性存储器半导体芯片。第一半导体芯片100可以是例如缓冲器半导体芯片。
或者，第一半导体芯片100可以是逻辑半导体芯片，并且第二半导体芯片200可以是存储器半导体芯片。例如，第一半导体芯片100可以是控制器半导体芯片，其控制诸如与第一半导体芯片100电连接的第二半导体芯片200的输入和输出之类的操作。
第一半导体芯片100可以包括第一半导体衬底110、第一连接焊盘112、第一穿透电极114和第一布线结构120。第二半导体芯片200可以包括第二半导体衬底210和第二布线结构220。
第一半导体衬底110和第二半导体衬底210可以分别是例如体硅或绝缘体上硅(SOI)。相反，第一半导体衬底110和第二半导体衬底210中的每一个可以是硅衬底，或者可以包括但不限于其他材料，例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。
第一连接焊盘112可以放置(或设置)在第一半导体芯片100的下表面上。例如，第一连接焊盘112可以沿第二方向DR2放置在第一半导体衬底110的下表面上。第一连接焊盘112可以包括例如但不限于以下至少一种：铝(Al)、铜(Cu)、镍(Ni)、钨(W)、铂(Pt)、金(Au)及其组合。
第一连接端子105可以放置(或设置)在第一连接焊盘112上。第一连接端子105可以电连接到第一连接焊盘112。第一连接端子105可以具有各种形状，例如柱状结构、球状结构或焊料层。
第一穿透电极114可以穿透第一半导体衬底110。第一穿透电极114可以具有例如在第二方向DR2上延伸的柱形状。第一穿透电极114可以与第一连接焊盘112和第一布线结构120电连接。
第一穿透电极114可以包括例如形成在柱状表面上的阻挡膜和填充阻挡膜内部的掩埋导电层。阻挡膜可以包括但不限于Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni和NiB中的至少一种。掩埋导电层可以包括但不限于诸如Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe和CuW等的Cu合金、W、W合金、Ni、Ru和Co中的至少一种。
例如，绝缘膜可以插入在第一半导体衬底110和第一穿透电极114之间。绝缘膜可以包括但不限于氧化物膜、氮化物膜、碳化膜、聚合物或其组合。
第一布线结构120可以放置在第一半导体衬底110上。例如，第一布线结构120可以沿第二方向DR2放置在第一半导体衬底110的上表面上。第一布线结构120可以包括第一布线绝缘膜122、以及第一布线绝缘膜122中的第一布线图案124。第一布线图案124可以从第一半导体衬底110的上表面开始顺序地堆叠。
第一布线结构120可以包括放置第一布线图案124的第一布线区域121和未放置第一布线图案124的第一对准区域123。第一布线结构121可以放置在第一对准区域123之间。
在一些实施例中，第一对准区域123可以邻近第一布线结构120的两个角部放置。第一对准区域123可以沿第一方向DR1设置在第一布线结构120的两个角部处。第一对准区域123可以彼此对角地相对放置。第一对准区域123可以沿第一布线结构120的第一方向DR1彼此分开设置。第一布线区域121可以放置在沿第一方向DR1彼此间隔开的第一对准区域123之间。
第一钝化层130可以放置在第一布线结构120上。第一钝化层130可以包括第一接合焊盘132和第一对准标记134。第一接合焊盘132和第一布线结构120接触的表面可以与第一对准标记134和第一布线结构120接触的表面位于同一平面上。例如，第一接合焊盘132和第一对准标记134的下表面可以彼此共面，并且第一接合焊盘132和第一对准标记134的上表面可以彼此共面。第一接合焊盘132和第一对准标记134可以例如放置在第一布线结构120上以沿第一方向DR1彼此间隔开。或者，第一钝化层130可以包覆第一对准标记134的侧面和第一接合焊盘132的侧面。例如，第一钝化层130可以围绕第一对准标记134的侧面和第一接合焊盘132的侧面，并与第一对准标记134的侧面和第一接合焊盘132的侧面接触。
第一接合焊盘132可以放置在第一布线结构120的第一布线区域121上。例如，第一接合焊盘132可以在第二方向DR2上与第一布线区域121重叠。第一接合焊盘132可以电连接到第一布线图案124。
第一对准标记134可以放置在第一布线结构120的第一对准区域123上。例如，第一对准标记134可以在第二方向DR2上与第一对准区域123重叠，并且可以不与第一布线区域121重叠。也就是说，第一对准标记134在第二方向DR2上可以不与第一布线图案124重叠。第一对准标记134可以在第一方向DR1上与第一布线图案124间隔开。
在一些实施例中，第一对准标记134可以包括与第一接合焊盘132相同的材料。第一接合焊盘132在第二方向DR2上的厚度H11可以与第一对准标记134在第二方向DR2上的厚度H12基本相同。
第二半导体芯片200可以放置在第一半导体芯片100上。第二半导体芯片200可以在第二方向DR2上与第一半导体芯片100间隔开。
第二布线结构220可以放置在第二半导体衬底210上。第二布线结构220可以与第一布线结构120相对。第二布线结构220可以与第一布线结构120例如在第二方向DR2上相对。第二布线结构220可以包括第二布线绝缘膜222、以及第二布线绝缘膜222中的第二布线图案224。第二布线图案224可以从第二半导体衬底210的下表面开始顺序地堆叠。
第二布线结构220可以包括放置第二布线图案224的第二布线区域221和未放置第二布线图案224的第二对准区域223。第二布线区域221可以放置在第二对准区域223之间。
在一些实施例中，第二对准区域223可以邻近第二布线结构220的两个角部放置。第二对准区域223可以沿第一方向DR1设置在第二布线结构120的两个角部处。第二对准区域223可以彼此对角地相对放置。第二对准区域223可以沿第一方向DR1彼此分开放置。第二布线区域221可以放置在沿第一方向DR1彼此间隔开的第二对准区域223之间。
第二钝化层230可以放置在第二布线结构220上。第二钝化层230可以放置在第二布线结构220和第一钝化层130之间。第二钝化层230可以包括第二接合焊盘232和第二对准标记234。第二接合焊盘232与第二布线结构220接触的表面可以与第二对准标记234与第二布线结构220接触的表面位于同一平面上。例如，第二接合焊盘232与第二对准标记234的下表面可以彼此共面，并且第二接合焊盘232与第二对准标记234的上表面可以彼此共面。第二接合焊盘232和第二对准标记234可以例如沿第一方向DR1在第二布线结构220上彼此间隔开。或者，第二钝化层230可以包覆第二对准标记234的侧面和第二接合焊盘232的侧面。例如，第二钝化层230可以围绕第二对准标记234的侧面和第二接合焊盘232的侧面，并与第二对准标记234的侧面和第二接合焊盘232的侧面接触。
在一些实施例中，第二对准标记234可以包括与第二接合焊盘232相同的材料。第二接合焊盘232在第二方向DR2上的厚度H21可以与第二对准标记234在第二方向DR2上的厚度H22基本相同。
第二接合焊盘232可以放置在第二布线结构220的第二布线区域221上。例如，第二接合布线232可以在第二方向DR2上与第二布线区域221重叠。第二接合焊盘232可以电连接到第二布线图案224。
第二接合焊盘232可以与第一接合焊盘132直接接触。第一接合焊盘132和第二接合焊盘232可以包括相同的材料。在一些实施例中，第一接合焊盘132和第二接合焊盘232可以包括铜(Cu)。第一接合焊盘132和第二接合焊盘232可以例如通过高温退火工艺经由铜的相互扩散来耦接。第一接合焊盘132和第二接合焊盘232可以包括可以彼此耦接的材料(例如，金(Au))，而不限于铜。也就是说，第二接合焊盘232可以直接耦接到第一接合焊盘132。
第二钝化层230可以与第一钝化层130直接接触。第一钝化层130和第二钝化层230可以包括相同的材料。在一些实施例中，第一钝化层130和第二钝化层230可以包括氧化硅。第一钝化层130和第二钝化层230可以通过例如高温退火工艺彼此接合，并且可以通过硅和氧的共价键而具有更强的接合强度。第一钝化层130和第二钝化层230可以包括可以彼此耦接的绝缘材料(例如，SiCN)，而不限于氧化硅。也就是说，第二钝化层230可以直接接合到第一钝化层130。
因此，第一半导体芯片100和第二半导体芯片200可以接合。也就是说，第一半导体芯片100和第二半导体芯片200可以通过Cu-Cu混合键合而彼此接合。因此，因为根据一些实施例的半导体封装不需要用于掩埋半导体芯片之间的间隙的间隙填充工艺，所以可以防止间隙填充缺陷。此外，当焊球之间的距离随着半导体封装尺寸的减小而减小时，可能出现诸如彼此相邻的焊球被彼此接合的缺陷。然而，由于根据一些实施例的半导体封装使用Cu-Cu混合键合来代替焊球，所以可以防止焊球的接合缺陷，并进一步减小半导体封装的厚度。
第二对准标记234可以放置在第二布线结构220的第二对准区域223上。例如，第二对准标记234可以在第二方向DR2上与第二对准区域223重叠，并且可以不与第二布线区域221重叠。也就是说，第二对准标记234在第二方向DR2上可以不与第二布线图案224重叠。第二对准标记234可以在第一方向DR1上与第二布线图案224间隔开。
第二布线区域221可以放置在第一布线区域121上，并且第二对准区域223可以放置在第一对准区域123上。因此，第一对准标记134和第二对准标记234可以在第一方向DR1上与第一布线图案124和第二布线图案224间隔开。例如，第二对准标记234可以与第一布线图案124间隔开第一距离D1。第二对准标记234可以与第二布线图案224间隔开第二距离D2。第一距离D1和第二距离D2可以彼此基本相同或不同。
在一些实施例中，第一对准标记134和第二对准标记234中的任何一个与第一布线图案124和第二布线图案224中的任何一个之间的距离中的最近距离可以是5μm或更小。例如，第一距离D1和第二距离D2可以是5μm或更小。
第一对准标记134和第二对准标记234可以具有彼此不同的形状。例如，参考图4，第一对准标记134可以具有四边形形状，第二对准标记234可以具有包括四边形形状的内壁234_IW和外壁234_OW的盒形状。或者，第一对准标记134内部不包括开口，而第二对准标记234可以包括开口234_O和围绕开口234_O的围绕部234_A，该开口234_O内部暴露第二布线结构220的至少一部分。
第一对准标记134可以放置在第二对准标记234的内壁234_IW内部。第一对准标记134可以放置在第二对准标记234的开口234_O内部。第一对准标记134和第二对准标记234在第二方向DR2上可以不彼此重叠。当在平面图中观察时，第二对准标记234可以与第一对准标记134间隔开，并且可以包绕第一对准标记134的外周。例如，第二对准标记234可以围绕第一对准标记134的外周。
在一些实施例中，第一对准标记134与第二对准标记234在第一方向DR1上的间隔距离D31，以及第一对准标记134与第二对准标记234在第三方向DR3上的间隔距离D32可以是5μm或更小。
在第一方向DR1上第二对准标记234的外壁234_OW之间的距离W21可以大于第一对准标记134在第一方向DR1上的厚度W11，并且在第三方向DR3上第二对准标记134的外壁234_OW之间的距离W22可以大于在第三方向DR3上的第一对准标记134的厚度W12。在第一方向DR1上第二对准标记234的外壁234_OW之间的距离W21可以与在第三方向DR3上第二对准标记234的外壁234_OW之间的距离W22相同或不同。第一对准标记134在第一方向DR1上的厚度W11可以与第一对准标记134在第三方向DR3上的厚度W12相同或不同。
在一些实施例中，第一对准标记134在第一方向DR1上的厚度W11和第一对准标记134在第三方向DR3上的厚度W12可以为5μm或更小。第二对准标记234的外壁234_OW与内壁234_IW在第一方向DR1上的距离W31和第二对准标记234的外壁234_OW与内壁234_IW在第三方向DR3上的距离W32可以是5μm或更小。在第一方向DR1上第二对准标记234的外壁234_OW之间的距离W21和在第三方向DR3上第二对准标记234的外壁234_OW之间的距离W22可以是20μm或更小。
当第二半导体芯片200堆叠在第一半导体芯片100上时，可以基于第一对准标记134和第二对准标记234来确认第一半导体芯片100和第二半导体芯片200的对准。此时，当第一对准标记134和/或第二对准标记234与第一布线图案124和/或第二布线图案224在第二方向DR2上重叠时，由于第一布线图案124和/或第二布线图案224，难以确认第一对准标记134和/或第二对准标记234的对准。因此，由于无法实时地确认第一半导体芯片100与第二半导体芯片200的对准，所以第一半导体芯片100与第二半导体芯片200的对准精度是基于接合前的测量数据或基于接合后的样品芯片的断裂分析来计算的。
然而，在根据示例实施例的半导体封装中，第一对准标记134和第二对准标记234在第二方向DR2上不与第一布线图案124和第二布线图案224重叠。因此，在半导体封装中，当第二半导体芯片200堆叠在第一半导体芯片100上时，可以确认第一对准标记134和第二对准标记234的对准。也就是说，通过从上方确认第一对准标记134和第二对准标记，能够更精确地将第二半导体芯片200对准第一半导体芯片100。此外，由于第一对准标记134和第二对准标记234具有不同的形状，所以可以根据第一对准标记134和第二对准标记234来区别第一半导体芯片100和第二半导体芯片200。因此，由于在半导体封装中更精确地对准和接合第一半导体芯片100和第二半导体芯片200，所以可以提高产品可靠性。
模制层600可以放置在第一半导体芯片100的上表面上。模制层600可以覆盖第二半导体芯片200的侧壁。尽管图2示出模制层600与第二半导体芯片200的上表面位于同一平面上，但本公开不限于此。在一些其他实施例中，模制层600可以覆盖第二半导体芯片200的上表面。
参照图5，第一对准标记134可以具有圆形形状。第二对准标记234可以具有环形形状。第二对准标记234可以包括圆形的外壁234_OW和内壁234_IW，并且第一对准标记134可以放置在第二对准标记234的内壁234_IW内部。
参照图6，第一对准标记134可以具有圆形形状。第二对准标记234可以具有包括四边形形状的内壁234_IW和外壁234_OW的盒形状，并且第一对准标记134可以放置在第二对准标记234的内壁234_IW内部。
参照图7，第一对准标记134可以具有四边形形状。第二对准标记234可以具有环形形状。第二对准标记234可以包括圆形形状的外壁234_OW和内壁234_IW，并且第一对准标记134可以放置在第二对准标记234的内壁234_IW内部。
参照图8，第一对准标记134可以具有十字形状。第二对准标记234可以具有包括四边形形状的内壁234_IW和外壁234_OW的盒形状，并且第一对准标记134可以放置在第二对准标记234的内壁234_IW内部。
参照图9，第二对准标记234可以包括：盒形状的第一部分234_A_1，该盒形状包括四边形形状的内壁234_IW和外壁234_OW；以及第二部分234_A_2，其具有在内壁234_IW内部的十字形状。第一对准标记134可以包括四边形形状的多个第一对准标记134。第一对准标记134可以分别放置在由第二对准标记234的第一部分234_A_1和第二部分234_A_2限定的空间中。第一对准标记134和第二对准标记234的形状不限于此，当然可以具有各种形状。
图10至图13是用于说明图2的区域A的放大示意图。为了便于说明，将主要说明与参照图1至图9描述的内容的不同之处。
参照图10，在根据一些示例实施例的半导体封装中，第二对准标记234可以包括与第二接合焊盘232不同的材料。第二对准标记234可以包括例如与第二接合焊盘232不同的金属材料。
第二接合焊盘232在第二方向DR2上的厚度H21可以与第二对准标记234在第二方向DR2上的厚度H22不同。第二接合焊盘232在第二方向DR2上的厚度H21可以例如大于第二对准焊盘234在第二方向DR2上的厚度H22。因此，第二钝化层230可以在第二方向DR2上围绕第二对准标记234的侧面和下表面。
第二对准标记234可以包括与第一对准标记134不同的材料。第二对准标记234在第二方向DR2上的厚度H22可以与第一对准标记134在第二方向DR2上的厚度H12不同。第二对准标记234在第二方向DR2上的厚度H22可以小于第一对准标记134在第二方向DR2上的厚度H12。
参照图11，在根据一些示例实施例的半导体封装中，第一对准标记134可以包括与第一接合焊盘132的材料不同的材料。第一对准标记134可以包括例如与第一接合焊盘132不同的金属材料。
第一接合焊盘132在第二方向DR2上的厚度H11可以与第一对准标记134在第二方向DR2上的厚度H12不同。第一接合焊盘132在第二方向DR2上的厚度H11可以大于例如第一对准标记134在第二方向DR2上的厚度H12。因此，第一钝化层130可以在第二方向DR2上围绕第一对准标记134的侧面和上表面。
第一对准标记134可以包括与第二对准标记234相同的材料。例如，第一对准标记134在第二方向DR2上的厚度H12可以与第二对准标记234在第二方向DR2上的厚度H22基本相同。在又一示例中，第一对准标记134在第二方向DR2上的厚度H12可以与第二对准标记234在第二方向DR2上的厚度H22不同。
参照图12，在根据示例实施例的半导体封装中，当在平面图中观察时，第一对准标记134可以与第二对准标记234间隔开，并且可以围绕第二对准标记234的外周。第一对准标记134和第二对准标记234可以具有与图4至图9中说明的形状相反的形状。也就是说，图12的第一对准标记134可以具有图4至图9中说明的第二对准标记234的形状，并且图12的第二对准标记234可以具有图4至图9中说明的第一对准标记134的形状。
参照图13，第二接合焊盘232可以放置在第一接合焊盘132上。第二接合焊盘232的一个侧壁232_S可以不与第一接合焊盘132的一个侧壁132_S位于同一平面上。也就是说，第二接合焊盘232的一个侧壁232_S可以与第一接合焊盘132的一个侧壁132_S间隔开第三距离D3。虽然图13示出第二接合焊盘232的一个侧壁232_S从第一接合焊盘132的一个侧壁132_S突出，但本公开不限于此。在一些示例实施例中，第一接合焊盘132的一个侧壁132_S可以从第二接合焊盘232的一个侧壁232_S突出。
在一些实施例中，第三距离D3可以是2.5μm或更小。
图14和图15是用于说明根据一些示例实施例的半导体封装的示意性布局图。为了便于说明，将主要说明与使用图1至图13所说明的内容的不同之处。
参考图1、图2、图3和图14，在第二半导体芯片200的长度方向或厚度方向上，第二对准区域223彼此相对放置。第一对准区域123也可以在第一半导体芯片100的长度方向或厚度方向上彼此相对放置。第一对准区域123可以放置在第二对准区域223上。
参照图1、图2、图3和图15，第二对准区域223可以分别放置在第二半导体芯片200的角部处。第一对准区域123也可以分别放置在第一半导体芯片100的角部处。第一对准区域123可以放置在第二对准区域223上。
图16是用于说明根据一些示例实施例的半导体封装的截面图。为了便于说明，将主要说明与参照图1至图15描述的内容的不同之处。
参照图16，根据一些示例实施例的半导体封装还可以包括第二半导体芯片200、第二前钝化层230、第二后钝化层240、第三半导体芯片300、第三前钝化层330、第三后钝化层340、第四半导体芯片400、第四前钝化层430、第四后钝化层440、第五半导体芯片500和第五前钝化层530。
第一至第五半导体芯片100、200、300、400和500可以是存储器半导体芯片。例如，存储器半导体芯片可以是诸如DRAM(动态随机存取存储器)或SRAM(静态随机存取存储器)等的易失性存储器半导体芯片、或诸如PRAM(相变随机存取存储器)、MRAM(磁阻式随机存取存储器)、FeRAM(铁电随机存取存储器)或RRAM(电阻式随机存取存储器)等的非易失性存储器半导体芯片。第一半导体芯片100可以是例如缓冲器半导体芯片。
或者，第一半导体芯片100可以是逻辑半导体芯片，并且第二至第五半导体芯片200、300、400和500可以是存储器半导体芯片。第一半导体芯片100可以是控制器半导体芯片，其控制诸如与第一半导体芯片100电连接的第二半导体芯片200的输入和输出之类的操作。
第二后钝化层240可以放置在第二半导体芯片200上。第二后钝化层240可以与第二前钝化层230相对。第二后钝化层240可以包括第二后接合焊盘242和第二后对准标记244。第二后接合焊盘242可以与穿透第二半导体衬底210的第二穿透电极214电连接。第二后对准标记234可以在第二方向DR2上不与第二布线图案224重叠。
第三前钝化层330可以放置在第二后钝化层240上。第三前钝化层330可以包括第三前接合焊盘332和第三前对准标记334。第三前接合焊盘332可以直接接合到第二后接合焊盘242。第三前钝化层330可以直接接合到第二后钝化层240。
第三前对准标记334可以在第二方向DR2上不与第二后对准标记244重叠。当在平面图中观察时，第三前对准标记334在第一方向DR1上与第二后对准标记244分开，并且可以围绕第二后对准标记244的外周。
第三半导体芯片300可以放置在第三前钝化层330上。第三半导体芯片300可以包括第三半导体衬底310、第三穿透电极314和第三布线结构320。
第三穿透电极314可以穿透第三半导体衬底310。第三穿透电极314可以连接第三前接合焊盘332和第三布线图案324。
第三布线结构320可以放置在第三半导体衬底310上。第三布线结构320可以包括第三布线图案324。第三布线图案324可以从第三半导体衬底310的上表面开始顺序地堆叠。
第三后钝化层340可以放置在第三布线结构320上。第三后钝化层340可以包括第三后接合焊盘342和第三后对准标记344。第三后接合焊盘342可以与穿透第三半导体衬底310的第三穿透电极314电连接。第三后对准标记344可以在第二方向DR2上不与第三布线图案324重叠。
第四前钝化层430可以放置在第三后钝化层340上。第四前钝化层430可以包括第四前接合焊盘432和第四前对准标记434。第四前接合焊盘432可以直接接合到第三后接合焊盘342。第四前钝化层430可以直接接合到第三后钝化层340。
第四前对准标记434可以在第二方向DR2上不与第三后对准标记344重叠。当在平面图中观察时，第四前对准标记434在第一方向DR1上与第三后对准标记344间隔开，并且可以围绕第三后对准标记344的外周。
第四半导体芯片400可以放置在第四前钝化层430上。第四半导体芯片400可以包括第四半导体衬底410、第四穿透电极414和第四布线结构420。
第四穿透电极414可以穿透第四半导体衬底410。第四穿透电极414可以连接第四前接合焊盘432和第四布线图案424。
第四布线结构420可以放置在第四半导体衬底410上。第四布线结构420可以包括第四布线图案424。第四布线图案424可以从第四半导体衬底410的上表面开始顺序地堆叠。
第四后钝化层440可以放置在第四布线结构420上。第四后钝化层440可以包括第四后接合焊盘442和第四后对准标记444。第四后接合焊盘442可以与穿透第四半导体衬底410的第四穿透电极414电连接。第四后对准标记444可以在第二方向DR2上不与第四布线图案424重叠。
第五前钝化层530可以放置在第四后钝化层440上。第五前钝化层530可以包括第五前接合焊盘532和第五前对准标记534。第五前接合焊盘532可以直接接合到第四后接合焊盘442。第五前钝化层530可以直接接合到第四后钝化层440。
第五前对准标记534可以在第二方向DR2上不与第四后对准标记444重叠。当在平面图中观察时，第五前对准标记534在第一方向DR1上与第四后对准标记444间隔开并且围绕第四后对准标记444的外周。虽然图16示出了放置在上部的对准标记234、334、434和534与放置在下部的对准标记134、234、344和444间隔开并且围绕放置在下部的对准标记134、234、344444，但本发明不限于此。在一些示例实施例中，当在平面图中观看时，放置在下部的对准标记134、234、344和444与放置在上部的对准标记234、334、434和534间隔开，并且可以围绕放置在上部的对准标记234、334、434和534的外周。
第五半导体芯片500可以放置在第五前钝化层530上。第五半导体芯片500可以包括第五半导体衬底510和第五布线结构520。
第五布线结构520可以包括第五布线图案524。第五布线图案524可以从第五半导体衬底510的下表面开始顺序地堆叠。
模制层600可以放置在第一半导体芯片100的上表面上。模制层600可以覆盖第二至第五半导体芯片200、300、400和500的侧壁。尽管图16示出模制层600与第五半导体芯片500的上表面位于同一平面上，但本公开不限于此。在一些示例实施例中，模制层600可以覆盖第五半导体芯片500的上表面。
图17是用于说明根据一些示例实施例的半导体封装的截面图。为了便于说明，将主要说明与参照图1至图15描述的内容的不同之处。
参照图17，根据一些示例实施例的半导体封装还可以包括第三半导体芯片300和第三钝化层340。
第三半导体芯片300可以放置在第一半导体芯片100上以与第二半导体芯片200间隔开。第三半导体芯片300可以例如在第一方向DR1上与第二半导体芯片200间隔开。
第三半导体芯片300可以包括第三半导体衬底310和第三布线结构320。第三布线结构320可以与第一布线结构120相对。第三布线结构320可以与第一布线结构120例如在第二方向DR2上相对。第三布线结构320可以包括第三布线图案324。第三布线图案324可以从第三半导体衬底310的下表面开始顺序地堆叠。
第三钝化层340可以放置在第三布线结构320上。第三钝化层340可以放置在第三布线结构320和第一钝化层130之间。第三钝化层340可以包括第三接合焊盘342和第三对准标记344。
第三接合焊盘342可以直接接合到第一接合焊盘132。第三钝化层340可以直接接合到第一钝化层130。结果，第三半导体芯片300和第一半导体芯片100可以接合。
第一对准标记134可以放置为在第一方向DR1上彼此间隔开。第一对准标记134可以彼此间隔开，第一接合焊盘132插入在它们之间。第一对准标记134在第二方向DR2上可以不与第一布线图案124重叠。
第二对准标记244和第三对准标记344在第二方向DR2上可以不与第一对准标记134重叠。第二对准标记244在第二方向DR2上可以不与第一布线图案124和第二布线图案224重叠。第三对准标记344在第二方向DR2上可以不与第一布线图案124和第三布线图案324重叠。
在一些实施例中，从平面视角(或平面图、)来看，第二对准标记244和第三对准标记344与对应的第一对准标记134间隔开，并且可以围绕对应的第一对准标记134的外周。虽然图17示出第二对准标记244和第三对准标记344与对应的第一对准标记134间隔开并环绕对应的第一对准标记134的外周，但本公开不限于此。在一些示例实施例中，第一对准标记134与第二对准标记244和第三对准标记344间隔开，并且可以围绕第二对准标记244的外周和第三对准标记344的外周。
此外，图17的半导体封装还可以包括衬底10。衬底10可以为封装衬底。例如，衬底10可以是印刷电路板(PCB)或陶瓷衬底。然而，本公开不限于此。
第一衬底焊盘12可以放置在衬底10的下表面上。第二衬底焊盘14可以放置在衬底10的上表面上。第一衬底焊盘12和第二衬底焊盘14可以包括例如但不限于诸如铜(Cu)或铝(Al)等的金属材料。
衬底10可以安装在电子设备的母板等上。例如，可以形成与衬底10连接的第三连接端子15。衬底10可以通过第三连接端子15安装在电子设备的母板等上。
第二底部填充材料层107可以放置在第一半导体芯片100和衬底10之间。第二底部填充材料层107可以填充第一半导体芯片100和衬底10之间的空间。此外，第二底部填充材料层107可以围绕第一连接端子105。
图18是用于说明根据一些示例实施例的半导体封装的截面图。为了便于说明，将主要说明与参照图16描述的内容的不同之处。
参照图18，根据一些示例实施例的半导体封装还可以包括衬底10、中介层20和第六半导体芯片700。
衬底10可以为封装衬底。例如，衬底10可以是印刷电路板(PCB)或陶瓷衬底。然而，本公开不限于此。
第一衬底焊盘12可以放置在衬底10的下表面上。第二衬底焊盘14可以放置在衬底10的上表面上。第一衬底焊盘12和第二衬底焊盘14可以包括例如但不限于诸如铜(Cu)或铝(Al)等的金属材料。
衬底10可以安装在电子设备的母板等上。例如，可以形成与衬底10连接的第三连接端子15。衬底10可以通过第三连接端子15安装在电子设备的母板等上。
中介层20可以放置在衬底10的上表面上。中介层20可以是例如但不限于硅中介层。中介层20可以有助于衬底10与第一至第六半导体芯片100、200、300、400、500和700之间的连接(将在下面描述)，并防止半导体封装的翘曲。中介层20可以安装在衬底10的上表面上。例如，第四连接端子21可以形成在衬底10和中介层20之间。第四连接端子21可以连接第二衬底焊盘14和第一中介层焊盘22。结果，衬底10和中介层20可以彼此电连接。
第一底部填充材料层27可以放置在衬底10和中介层20之间。第一底部填充材料层27可以填充衬底10与中介层20之间的空间。此外，第一底部填充材料层27可以围绕第四连接端子21。第一底部填充材料层27可以通过将中介层20固定到衬底10上来防止中介层20开裂等。第一底部填充材料层27可以包括但不限于诸如EMC(环氧树脂模塑料)之类的绝缘聚合材料。
中介层20可以包括第一中介层焊盘22和第二中介层焊盘28。第一中介层焊盘22和第二中介层焊盘28可以各自用于将中介层20电连接到其他组件。例如，第一中介层焊盘22可以从中介层20的下表面暴露，第二中介层焊盘28可以从中介层20的上表面暴露。第一中介层焊盘22和第二中介层焊盘28可以包括例如但不限于诸如铜(Cu)或铝(Al)等的金属材料。可以在中介层20中形成用于电连接第一中介层焊盘22和第二中介层焊盘28的布线图案。
中介层20可以包括贯通孔23、半导体膜24、重分布图案25和层间绝缘膜26。
半导体膜24可以是例如但不限于硅膜。贯通孔23可以穿透半导体膜24。例如，贯通孔23从半导体膜24的上表面延伸并且可以连接到第一中介层焊盘22。
层间绝缘膜26可以覆盖半导体膜24的上表面。层间绝缘膜26可以包括但不限于例如以下至少一种：氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的低k材料。重分布图案25可以形成在层间绝缘膜26中。重分布图案25可以与贯通孔23和第二中介层焊盘28电连接。
顺序堆叠的第一至第五半导体芯片100、200、300、400和500可以与第六半导体芯片700一起安装在中介层20上。例如，第一连接端子105可以形成在中介层20和第一半导体芯片100之间。第一连接端子105可以连接多个第二中介层焊盘28中的一些和第一连接焊盘112。中介层20和第一半导体芯片100可以相应地电连接。例如，第二连接端子705可以形成在中介层20和第六半导体芯片700之间。第二连接端子705可以连接多个第二中介层焊盘28中的另一些和第二连接焊盘702。中介层20和第六半导体芯片700可以相应地电连接。
重分布图案25的一部分可以将第一连接端子105和第二连接端子705电连接。例如，重分布图案25的一部分可以将与第一连接端子105连接的第二中介层焊盘28连接到与第二连接端子705连接的第二连接焊盘702。第一半导体芯片100和第六半导体芯片700可以相应地电连接。
第二底部填充材料层107可以放置在第一半导体芯片100和中介层20之间。第二底部填充材料层107可以填充第一半导体芯片100和中介层20之间的空间。此外，第二底部填充材料层107可以围绕第一连接端子105。第三底部填充材料层707可以放置在第六半导体芯片700和中介层20之间。第三底部填充材料层707可以填充第六半导体芯片700和中介层20之间的空间。而且，第三底部填充材料层707可以围绕第二连接端子705。
第一连接端子105、第二连接端子705、第三连接端子15和第四连接端子21可以具有例如各种形状，例如柱状结构、球状结构或焊料层。第一连接端子105、第二连接端子705、第三连接端子15和第四连接端子21可以具有例如彼此相同或不同的尺寸。例如，第一连接端子105和第二连接端子705的尺寸可以基本相同，并且可以小于第三连接端子15和第四连接端子21的尺寸。第四连接端子21的尺寸可以小于第三连接端子15的尺寸。
第六半导体芯片700可以是集成电路(IC)，在该集成电路中，数百到数百万或更多的半导体元件被集成在单个芯片中。例如，第六半导体芯片700可以是但不限于应用处理器(AP)(例如，CPU(中央处理单元)、GPU(图形处理单元)、FPGA(现场可编程门阵列))、数字信号处理器、加密处理器、微处理器和微控制器。例如，第六半导体芯片700可以是诸如ADC(模数转换器)或ASIC(专用IC)等的逻辑芯片，也可以是诸如易失性存储器(例如，DRAM)或非易失性存储器(例如，ROM或闪存)等的存储器芯片。此外，第六半导体芯片700当然可以通过上述的组合形成。
图19至图21是用于说明根据示例实施例的用于制造半导体封装的方法的中间步骤图。
参照图19，可以形成晶片W，该晶片W包括第一半导体衬底110和放置在第一半导体衬底110上的第一钝化层130，该第一半导体衬底110包括第一连接焊盘112和第一布线结构120。第一布线结构120可以形成为包括第一布线绝缘膜122和第一布线绝缘膜122中的第一布线图案124，并且第一钝化层130可以形成为包括第一接合焊盘132和第一对准标记134。第一穿透电极114可以形成为穿透第一半导体衬底110。第一连接端子105可以形成在第一连接焊盘112上。尽管图19至图21示出第一半导体芯片100形成在晶片W上，但本公开不限于此。在一些示例实施例中，可以在晶片W上形成中介层。
将形成有第一连接端子105的晶片W附接到载体衬底1上。晶片W可以附接在载体衬底1上，使得第一连接端子105面向载体衬底1。晶片W可以通过粘合层2附接到载体衬底1上。粘合层2可以围绕第一连接端子105。
随后，参考图20，可以在第一钝化层130上形成具有在下表面上形成的第二钝化层230的第二半导体芯片200。第二半导体芯片200可以包括第二布线结构220。第二布线结构220可以形成为包括第二布线绝缘膜222和第二布线绝缘膜222中的第二布线图案224，并且第二钝化层230可以形成为包括第二接合焊盘232和第二对准标记234。此时，可以基于第一钝化层130中包括的第一对准标记134和第二钝化层230中包括的第二对准标记234将第二半导体芯片200在晶片W上对准。由于第一对准标记134不与第一布线图案124重叠并且第二对准标记234不与第二布线图案224重叠，因此可以确认第一对准标记134和第二对准标记234的对准。例如，当第一对准标记134与第二对准标记234间隔开并且围绕第二对准标记234的外周时，通过使用红外相机确认第二半导体芯片200的第二对准标记234是否放置在第一半导体芯片100的第一对准标记134中，可以确认第二半导体芯片200和第一半导体芯片100的对准，并且可以基于此将第二半导体芯片200在晶片W上对准。
随后，可以使用高温退火工艺等直接接合第一接合焊盘132和第二接合焊盘232，并且可以直接接合第一钝化层130和第二钝化层230。
随后，参考图21，可以在第一半导体芯片100上形成模制层600。第二模制层600可以位于第一半导体芯片100的上表面上，并且可以围绕第二半导体芯片200的侧面。
随后，参考图1，可以切割第一半导体芯片100并且可以去除载体衬底1和粘合层2以形成半导体封装。
当将晶片接合到晶片上以形成半导体封装时，由于很难仅选择和接合良好管芯，因此晶片也可能接合到不良管芯上。因此，半导体封装的制造工艺的成品率会降低。当将管芯接合到管芯上以形成半导体封装时，由于可以选择良好的管芯并可以对该管芯进行接合，因此可以提高半导体封装的制造工艺的成品率。然而，由于将管芯接合到管芯上，因此可能降低生产率。
可以通过将管芯接合到晶片上来形成根据示例实施例的半导体封装。当将管芯接合到晶片上时，由于选择良好的管芯并将其附接到晶片上，因此可以进一步改进或提高半导体封装的制造工艺的成品率和生产率。
在详细描述结束时，本领域技术人员将理解，可以对优选实施例进行许多变化和修改而实质上不脱离本公开的原理。因此，所公开的本公开的优选实施例仅用于一般性和描述性意义，而不是出于限制的目的。

Claims (20)

1.一种半导体封装，包括：
第一半导体芯片，包括第一布线结构；
第一接合焊盘和第一对准标记，设置在所述第一布线结构上以在第一方向上彼此间隔开；
第二半导体芯片，包括第二布线结构，所述第二布线结构在与所述第一方向不同的第二方向上与所述第一半导体芯片间隔开，并且与所述第一布线结构相对；
第二接合焊盘，设置在所述第二布线结构上并电连接到所述第一接合焊盘；以及
第二对准标记，设置在所述第二布线结构上以在所述第一方向上与所述第二接合焊盘间隔开，并且在所述第二方向上不与所述第一对准标记重叠，
其中，所述第一布线结构包括第一布线图案，所述第一布线图案电连接到所述第一接合焊盘，并且在所述第二方向上不与所述第一对准标记和所述第二对准标记重叠，以及
其中，所述第二布线结构包括第二布线图案，所述第二布线图案电连接到所述第二接合焊盘，并且在所述第二方向上不与所述第一对准标记和所述第二对准标记重叠。
2.根据权利要求1所述的半导体封装，其中，从平面视角来看，所述第一对准标记与所述第二对准标记间隔开并且围绕第二对准标记的外周。
3.根据权利要求2所述的半导体封装，其中，所述第一对准标记具有环形形状，并且所述第二对准标记具有圆形形状。
4.根据权利要求2所述的半导体封装，
其中，所述第一对准标记具有包括四边形形状的内壁和外壁在内的盒形状，以及
其中，所述第二对准标记具有四边形形状，并且设置在所述第一对准标记的内壁内部。
5.根据权利要求1所述的半导体封装，其中，所述第一对准标记包括与所述第一接合焊盘相同的材料。
6.根据权利要求5所述的半导体封装，其中，所述第一对准标记在所述第二方向上的厚度与所述第二对准标记在所述第二方向上的厚度相同。
7.根据权利要求1所述的半导体封装，其中，所述第一对准标记包括与所述第一接合焊盘不同的材料。
8.根据权利要求7所述的半导体封装，其中，所述第一对准标记在所述第二方向上的厚度与所述第一接合焊盘在所述第二方向上的厚度不同。
9.根据权利要求7所述的半导体封装，
其中，所述第二接合焊盘包括与所述第一接合焊盘相同的材料，以及
其中，所述第二对准标记包括与所述第二接合焊盘不同的材料。
10.根据权利要求9所述的半导体封装，其中，所述第二对准标记在所述第二方向上的厚度与所述第二接合焊盘在所述第二方向上的厚度不同。
11.根据权利要求1所述的半导体封装，
其中，所述第一半导体芯片还包括第一穿透电极，所述第一穿透电极穿透所述第一半导体芯片并电连接到所述第一布线结构，以及
其中，所述第二半导体芯片还包括第二穿透电极，所述第二穿透电极穿透所述第二半导体芯片并电连接到所述第二布线结构。
12.根据权利要求11所述的半导体封装，
其中，所述第一对准标记包括在所述第一方向上彼此间隔开的第一子对准标记和第二子对准标记，以及
其中，所述第一穿透电极设置在所述第一子对准标记和所述第二子对准标记之间。
13.一种半导体封装，包括：
第一半导体芯片，包括第一布线结构；
第一钝化层，包括设置在所述第一布线结构上以在第一方向上彼此间隔开的第一对准标记和第一接合焊盘；
第二钝化层，设置在所述第一钝化层上，并且包括第二对准标记和与所述第一接合焊盘直接接合的第二接合焊盘；以及
第二半导体芯片，包括第二布线结构，所述第二布线结构通过所述第二钝化层在与所述第一方向不同的第二方向上与所述第一布线结构间隔开，
其中，所述第一对准标记和所述第一布线结构接触的表面与所述第一接合焊盘和所述第一布线结构接触的表面形成同一平面，
其中，所述第二对准标记和所述第二布线结构接触的表面与所述第二接合焊盘和所述第二布线结构接触的表面形成同一平面，
其中，所述第一对准标记包括对准部和开口，所述开口穿透所述对准部并暴露所述第一布线结构的至少一部分，以及
其中，所述第二对准标记在所述第二方向上与所述开口重叠并且在所述第二方向上不与所述对准部重叠。
14.根据权利要求13所述的半导体封装，
其中，所述第一布线结构包括与所述第一接合焊盘电连接的第一布线图案，
其中，所述第二布线结构包括与所述第二接合焊盘电连接的第二布线图案，以及
其中，所述第一布线图案和所述第二布线图案在所述第二方向上不与所述第一对准标记和所述第二对准标记重叠。
15.根据权利要求13所述的半导体封装，其中，所述第二对准标记不包括内部开口。
16.根据权利要求13所述的半导体封装，
其中，所述第一半导体芯片还包括第一穿透电极，所述第一穿透电极穿透所述第一半导体芯片并电连接到所述第一布线结构，以及
其中，所述第二半导体芯片还包括第二穿透电极，所述第二穿透电极穿透所述第二半导体芯片并电连接到所述第二布线结构。
17.根据权利要求16所述的半导体封装，
其中，所述第一对准标记包括在所述第一方向上彼此间隔开的第一子对准标记和第二子对准标记，以及
其中，所述第一穿透电极设置在所述第一子对准标记和所述第二子对准标记之间。
18.根据权利要求16所述的半导体封装，
其中，所述第二对准标记包括在所述第二方向上彼此间隔开的第三子对准标记和第四子对准标记，以及
其中，所述第二穿透电极设置在所述第三子对准标记和所述第四子对准标记之间。
19.一种半导体封装，包括：
衬底，包括第一面和在第一方向上与所述第一面相对的第二面，所述第一面包括连接焊盘；
第一连接端子，在所述衬底的第一面上电连接到所述连接焊盘；
第一半导体芯片，包括：在所述衬底的第二面上的第一布线结构，所述第一布线结构包括设置有第一布线图案的第一布线区域和未设置有所述第一布线图案的第一对准区域；以及第一穿透电极，与所述第一连接端子和所述第一布线图案电连接；
第一钝化层，包括：第一接合焊盘，设置在所述第一布线结构的第一布线图案上并电连接到所述第一布线图案；以及第一对准标记，设置在所述第一布线结构的第一对准区域上；
第二钝化层，包括：与所述第一接合焊盘直接接合的第二接合焊盘；以及第二对准标记，在所述第一方向上不与所述第一对准标记重叠，所述第二钝化层直接接合到所述第一钝化层；以及
第二半导体芯片，包括在所述第二钝化层上的第二布线结构，所述第二布线结构包括：第二布线区域，与所述第二接合焊盘电连接的第二布线图案设置在所述第二布线区域中；以及第二对准区域，所述第二布线图案不设置在所述第二对准区域中，
其中，所述第二对准标记设置在所述第二对准区域上。
20.根据权利要求19所述的半导体封装，其中，在与所述第一方向不同的第二方向上所述第二对准标记与所述第一对准标记之间的间隔距离为5μm或更小。
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