CN114121674A - 超快闪存储器侧壁TiN浮栅制作方法 - Google Patents
超快闪存储器侧壁TiN浮栅制作方法 Download PDFInfo
- Publication number
- CN114121674A CN114121674A CN202111399600.6A CN202111399600A CN114121674A CN 114121674 A CN114121674 A CN 114121674A CN 202111399600 A CN202111399600 A CN 202111399600A CN 114121674 A CN114121674 A CN 114121674A
- Authority
- CN
- China
- Prior art keywords
- tin
- protection area
- etching
- flash memory
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 title claims abstract description 84
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 38
- 238000000151 deposition Methods 0.000 claims abstract description 15
- 238000004140 cleaning Methods 0.000 claims abstract description 7
- 238000001259 photo etching Methods 0.000 claims abstract description 6
- 230000001681 protective effect Effects 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims description 12
- 238000011109 contamination Methods 0.000 claims description 10
- 238000000231 atomic layer deposition Methods 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 49
- 238000010586 diagram Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000005253 cladding Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开了一种超快闪存储器侧壁TiN浮栅制作方法，包括：按现有技术完成前序工序，直至完成沟槽刻蚀；转至HK FOUP，沉积TiN；沉积包裹层，包裹TiN；晶背清洗转至HL FOUP；光刻定义保护区和非保护区，形成遮蔽层保护保护区，露出非保护区；转至HK FOUP，刻蚀去除非保护区的包裹层，露出非保护区的TiN；去除保护区的遮蔽层；刻蚀去除非保护区的TiN；沉积包裹层，包裹保护区的TiN；刻蚀去除保护区顶部和沟槽底部的包裹层，形成包裹层侧壁；刻蚀去除保护区顶部和沟槽底部的TiN以及包裹层侧壁，保留沟槽侧壁的TiN。本发明能避免超快闪存储器侧壁TiN浮栅制作过程中受到污染，提高器件性能和均一性。
Description
技术领域
本发明涉及集成电路制造领域，特别是涉及一种超快闪存储器侧壁TiN浮栅制作方法。
背景技术
相比于目前业界第三代Nor flash，38SF(38nm技术节点的超快闪存储器)具有更高的擦除效率，更高的擦写耐久性，更高的写效率，更快的写速度，较低的擦写电压，以及更低的功耗，无读写干扰，存储单元大小仅有SF1.0的一半，制程简单，测试时间短，因此成本大幅降低等优点。高速、低功耗、低电压正是38SF技术的亮点。ALD TiN浮栅工艺的各附属层生长刻蚀对均匀性和稳定性要求极高，工艺过程中容易产生污染问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现有技术简化，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明要解决的技术问题是提供一种能避免TiN浮栅制作工艺过程污染的超快闪存储器侧壁TiN浮栅制作方法。
为解决上述技术问题，本发明提供的超快闪存储器侧壁TiN浮栅制作方法，包括以下步骤：
S1，按现有技术完成前序工序，直至完成沟槽刻蚀；
S2，转至HK FOUP，沉积TiN；
S3，沉积包裹层，包裹TiN；
S4，晶背清洗转至HL FOUP；
S5，光刻定义保护区和非保护区，形成遮蔽层保护保护区，露出非保护区；
S6，转至HK FOUP，刻蚀去除非保护区的包裹层，露出非保护区的TiN；
S7，去除保护区的遮蔽层；
S8，刻蚀去除非保护区的TiN；
S9，沉积包裹层，包裹保护区的TiN；
S10，刻蚀去除有源区顶部和沟槽底部的氧化层，形成包裹层侧壁；
S11，刻蚀去除保护区顶部和沟槽底部的TiN以及包裹层侧壁，保留沟槽侧壁的TiN；
HK FOUP是高污染风险等级的前开式晶圆传送盒，HL FOUP是低污染风险等级的前开式晶圆传送盒。
可选择的，进一步改进所述的超快闪存储器侧壁TiN浮栅制作方法，所述包裹层是氧化层。
可选择的，进一步改进所述的超快闪存储器侧壁TiN浮栅制作方法，所述包裹层采用低温原子层沉积工艺形成。
可选择的，进一步改进所述的超快闪存储器侧壁TiN浮栅制作方法，所述保护区是有源区，所述非保护区是隔离区。
可选择的，进一步改进所述的超快闪存储器侧壁TiN浮栅制作方法，所述遮蔽层是光刻胶。
可选择的，进一步改进所述的超快闪存储器侧壁TiN浮栅制作方法，实施步骤S6采用干法各向同性刻蚀去除氧化层。
可选择的，进一步改进所述的超快闪存储器侧壁TiN浮栅制作方法，实施步骤S8采用干湿法刻蚀去除非保护区的TiN。
可选择的，进一步改进所述的超快闪存储器侧壁TiN浮栅制作方法，实施步骤S10，采用干法各向异性刻蚀去除有源区顶部和沟槽底部的氧化层
可选择的，进一步改进所述的超快闪存储器侧壁TiN浮栅制作方法，实施步骤S11，采用干湿法刻蚀去除保护区顶部和沟槽底部的TiN以及包裹层侧壁。
本发明按现有技术完成前序工序完成沟槽后，转到HK FOUP避免金属污染。沉积包裹层包裹TiN避免晶圆表面TiN暴露产生污，再通过晶背清洗转至HL FOUP避免污染残留。光刻定义保护区和非保护区，形成遮蔽层保护保护区，露出非保护区；转至HK FOUP，避免金属污染，刻蚀去除非保护区的包裹层，露出非保护区的TiN；去除保护区的遮蔽层；刻蚀去除非保护区的TiN；沉积包裹层，包裹保护区的TiN，避免晶圆表面TiN暴露产生污；刻蚀去除保护区顶部和沟槽底部的包裹层，形成包裹层侧壁；刻蚀去除保护区顶部和沟槽底部的TiN以及包裹层侧壁，保留沟槽侧壁的TiN。本发明能避免超快闪存储器侧壁TiN浮栅制作过程中受到污染，提高器件性能和均一性。
附图说明
本发明附图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或材料的一般特性，对说明书中的描述进行补充。然而，本发明附图是未按比例绘制的示意图，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，本发明附图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范围。下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是本发明流程示意图。
图2是本发明中间结构示意图一。
图3是本发明中间结构示意图二。
图4是本发明中间结构示意图三。
图5是本发明中间结构示意图四。
图6是本发明中间结构示意图五。
图7是本发明中间结构示意图六。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。本发明下述示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的具体实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性具体实施例的技术方案充分传达给本领域技术人员。
第一实施例；
参考图1所示，本发明提供一种超快闪存储器侧壁TiN浮栅制作方法，包括以下步骤：
S1，按现有技术完成前序工序，直至完成沟槽刻蚀；
S2，转至HK FOUP，沉积TiN；
S3，沉积包裹层，包裹TiN；
S4，晶背清洗转至HL FOUP；
S5，光刻定义保护区和非保护区，形成遮蔽层保护保护区，露出非保护区；
S6，转至HK FOUP，刻蚀去除非保护区的包裹层，露出非保护区的TiN；
S7，去除保护区的遮蔽层；
S8，刻蚀去除非保护区的TiN；
S9，沉积包裹层，包裹保护区的TiN；
S10，刻蚀去除有源区顶部和沟槽底部的氧化层，形成包裹层侧壁；
S11，刻蚀去除保护区顶部和沟槽底部的TiN以及包裹层侧壁，保留沟槽侧壁的TiN；
HK FOUP是高污染风险等级的前开式晶圆传送盒，HL FOUP是低污染风险等级的前开式晶圆传送盒。
第二实施例；
本发明提供一种超快闪存储器侧壁TiN浮栅制作方法，包括以下步骤：
S1，按现有技术完成前序工序，直至完成沟槽刻蚀；
S2，转至HK FOUP，沉积TiN；
S3，采用低温原子层沉积工艺沉积氧化层，包裹TiN；
S4，晶背清洗转至HL FOUP；
S5，光刻定义有源区和隔离区，光刻胶遮蔽保护有源区，露出隔离区；
S6，转至HK FOUP，刻蚀去除隔离区的氧化层，露出隔离区的TiN；
S7，去除有源区的光刻胶；
S8，刻蚀去除隔离区的TiN；
S9，采用低温原子层沉积工艺沉积氧化层，包裹有源区的TiN；
S10，刻蚀去除有源区顶部和沟槽底部的氧化层，形成氧化层侧壁；
S11，刻蚀去除保护区顶部和沟槽底部的TiN以及包裹层侧壁，保留沟槽侧壁的TiN；
HK FOUP是高污染风险等级的前开式晶圆传送盒，HL FOUP是低污染风险等级的前开式晶圆传送盒。
在全部附图中，相同的附图标记始终表示相同的元件。此外，还应当理解的是，尽管在这里可以使用术语“第一”、“第二”等来描述不同的元件、参数、组件、区域、层和/或部分，但是这些元件、参数、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅是用来将一个元件、参数、组件、区域、层或部分与另一个元件、参数、组件、区域、层或部分区分开来。因此，在不脱离根据本发明的示例性实施例的教导的情况下，以下所讨论的第一元件、参数、组件、区域、层或部分也可以被称作第二元件、参数、组件、区域、层或部分。
第三实施例；
本发明提供一种超快闪存储器侧壁TiN浮栅制作方法，包括以下步骤：
S1，按现有技术完成前序工序，直至完成沟槽刻蚀；
S2，转至HK FOUP，沉积TiN；
S3，采用低温原子层沉积工艺沉积氧化层，包裹TiN，如图2所示；
S4，晶背清洗转至HL FOUP；
S5，光刻定义有源区和隔离区，光刻胶遮蔽保护有源区，露出隔离区，如图3所示；
S6，转至HK FOUP，采用干法各向同性刻蚀去除隔离区的氧化层，露出隔离区的TiN；
S7，去除有源区的光刻胶，如图4所示；
S8，刻蚀去除隔离区的TiN，如图5所示；
S9，采用低温原子层沉积工艺沉积氧化层，包裹有源区的TiN；
S10，采用干法各向异性刻蚀去除有源区顶部和沟槽底部的氧化层，形成氧化层侧壁，如图6所示；
S11，采用干湿法刻蚀去除保护区顶部和沟槽底部的TiN以及氧化层侧壁，保留沟槽侧壁的TiN，如图7所示；
HK FOUP是高污染风险等级的前开式晶圆传送盒，HL FOUP是低污染风险等级的前开式晶圆传送盒。
除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域语境中的意思相一致的意思，而不以理想的或过于正式的含义加以解释。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (9)
1.一种超快闪存储器侧壁TiN浮栅制作方法，其特征在于，包括以下步骤：
S1，按现有技术完成前序工序，直至完成沟槽刻蚀；
S2，转至HK FOUP，沉积TiN；
S3，沉积包裹层，包裹TiN；
S4，晶背清洗转至HL FOUP；
S5，光刻定义保护区和非保护区，形成遮蔽层保护保护区，露出非保护区；
S6，转至HK FOUP，刻蚀去除非保护区的包裹层，露出非保护区的TiN；
S7，去除保护区的遮蔽层；
S8，刻蚀去除非保护区的TiN；
S9，沉积包裹层，包裹保护区的TiN；
S10，刻蚀去除保护区顶部和沟槽底部的包裹层，形成包裹层侧壁；
S11，刻蚀去除保护区顶部和沟槽底部的TiN以及包裹层侧壁，保留沟槽侧壁的TiN；
HK FOUP是高污染风险等级的前开式晶圆传送盒，HL FOUP是低污染风险等级的前开式晶圆传送盒。
2.如权利要求1所述的超快闪存储器侧壁TiN浮栅制作方法，其特征在于：所述包裹层是氧化层。
3.如权利要求2所述的超快闪存储器侧壁TiN浮栅制作方法，其特征在于：所述包裹层采用低温原子层沉积工艺形成。
4.如权利要求1所述的超快闪存储器侧壁TiN浮栅制作方法，其特征在于：所述保护区是有源区，所述非保护区是隔离区。
5.如权利要求1所述的超快闪存储器侧壁TiN浮栅制作方法，其特征在于：所述遮蔽层是光刻胶。
6.如权利要求1所述的超快闪存储器侧壁TiN浮栅制作方法，其特征在于：实施步骤S6采用干法各向同性刻蚀去除氧化层。
7.如权利要求1所述的超快闪存储器侧壁TiN浮栅制作方法，其特征在于：实施步骤S8采用干湿法刻蚀去除非保护区的TiN。
8.如权利要求1所述的超快闪存储器侧壁TiN浮栅制作方法，其特征在于：实施步骤S10，采用干法各向异性刻蚀去除有源区顶部和沟槽底部的氧化层。
9.如权利要求1所述的超快闪存储器侧壁TiN浮栅制作方法，其特征在于：实施步骤S11，采用干湿法刻蚀去除保护区顶部和沟槽底部的TiN以及包裹层侧壁。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111399600.6A CN114121674A (zh) | 2021-11-24 | 2021-11-24 | 超快闪存储器侧壁TiN浮栅制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111399600.6A CN114121674A (zh) | 2021-11-24 | 2021-11-24 | 超快闪存储器侧壁TiN浮栅制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114121674A true CN114121674A (zh) | 2022-03-01 |
Family
ID=80440645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111399600.6A Pending CN114121674A (zh) | 2021-11-24 | 2021-11-24 | 超快闪存储器侧壁TiN浮栅制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114121674A (zh) |
-
2021
- 2021-11-24 CN CN202111399600.6A patent/CN114121674A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104752363A (zh) | 快闪存储器的形成方法 | |
| CN111128713B (zh) | 一种改善NORD flash单元边界字线多晶硅残留的方法 | |
| CN112652626B (zh) | NORD flash制造方法、器件和存储介质 | |
| CN114121674A (zh) | 超快闪存储器侧壁TiN浮栅制作方法 | |
| CN102243995A (zh) | 高压工艺中不同厚度栅氧的集成方法 | |
| CN101996938B (zh) | 制作存储器的字线方法 | |
| CN103107076B (zh) | 分离栅极式快闪存储器及存储器组的制作方法 | |
| US8574820B2 (en) | Method for fabricating semiconductor device | |
| CN111564413A (zh) | 鳍结构制作方法 | |
| CN114121634A (zh) | 超快闪存储器浮栅TiN薄膜制作方法 | |
| CN114121633A (zh) | 超快闪存储器浮栅TiN薄膜制作方法 | |
| WO2018090898A1 (zh) | 存储器及其制作方法 | |
| CN111129021B (zh) | 一种NOR Flash栅极多晶硅工艺方法 | |
| CN104752177A (zh) | 一种制作嵌入式闪存栅极的方法 | |
| CN110289261B (zh) | Nand存储器的字线制作方法及包括其制作的字线的nand存储器 | |
| CN111341725B (zh) | 半导体图案的制作方法 | |
| CN103021855B (zh) | 分离栅闪存的有源区制造方法 | |
| CN103325791A (zh) | 一种存储装置 | |
| CN111785638A (zh) | 一种增加晶体管有效沟道长度的方法 | |
| CN111933570A (zh) | 浅沟槽隔离结构的制造方法及其形成的浅沟槽隔离结构 | |
| CN113594085B (zh) | 半导体结构的制作方法 | |
| CN111968984A (zh) | 闪存存储器的制备方法 | |
| CN113224072B (zh) | 一种改善Eflash Cell区字线顶部氧化层被损坏的方法 | |
| CN114512542A (zh) | 一种改善io栅氧损伤的方法 | |
| CN109727855B (zh) | 锗硅生长后氮化掩膜层的去除方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |