CN114078965A - 高电子迁移率晶体管及其制作方法 - Google Patents

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Abstract

本发明公开一种高电子迁移率晶体管(HEMT)及其制作方法，其包括一基底、一台型结构设置在该基底上、一钝化层设置在该台型结构上，以及至少一接触结构设置在该钝化层及该台型结构中。该台型结构包括一通道层以及一势垒层设置在该通道层之上。该接触结构包括一主体部以及多个凸出部，该主体部穿过该钝化层，该些凸出部与该主体部的一底面连接并且穿过该势垒层以及部分该通道层。

Description

高电子迁移率晶体管及其制作方法
技术领域
本发明涉及一种高电子迁移率晶体管(high electron mobility transistor,HEMT)，特别是涉及一种包括具有主体部以及多个凸出部的接触结构的高电子迁移率晶体管。
背景技术
高电子迁移率晶体管为一种新兴的场效晶体管，其具有高切换速度及响应频率，已广泛应用在例如功率转换器、低噪声放大器、射频(RF)或毫米波(MMW)等技术领域中。
高电子迁移率晶体管主要是使用两种具有不同能隙的材料接合，因而在异质接面(heterojunction)附近区域形成一二维电子气层(2DEG)，作为电流的通道区。III-V族半导体化合物例如氮化镓(GaN)系列化合物由于具有宽能隙以及自发极化(spontaneouspolarization)与压电极化(piezoelectric polarization)效应，在未掺杂的状况下就可在异质接面附近形成具有高浓度载流子及高载流子迁移率的二维电子气层，特别适合高频率及高功率元件的应用，因此已逐渐取代硅基晶体管，成为下一代功率元件中主要使用的晶体管。
为了符合更高频及更低功耗的应用，本领域持续对高电子迁移率晶体管的效能进行优化。已知导通电阻(Rdson)为影响高电子迁移率晶体管切换速度及功率损耗的重要因素之一，因此如何降低导通电阻以进一步提升元件效能，为本领域人员持续研究的课题。
发明内容
为达上述目的，本发明提供了一种高电子迁移率晶体管及其制作方法，其作为源极电极和漏极电极的接触结构主要包括一主体部以及连接在主体部下方的多个凸出部，可降低与二维电子气层之间的接触电阻(Rc)，因此可降低高电子迁移率晶体管的导通电阻，可减少功率损耗及速度延迟并获得提升的效能。
根据本发明的一实施例提供的高电子迁移率晶体管，包括一基底、一台型结构设置在该基底上、一钝化层设置在该台型结构上，以及至少一接触结构设置在该钝化层及该台型结构中。该台型结构包括一通道层以及一势垒层设置在该通道层之上。该接触结构包括一主体部以及多个凸出部，该主体部穿过该钝化层，该些凸出部与该主体部的一底面连接并且穿过该势垒层以及部分该通道层。
根据本发明另一实施例提供的高电子迁移率晶体管的制作方法，步骤包括提供一基底；在该基底上形成一台型结构，该台型结构包括一通道层以及一势垒层设置在该通道层之上；形成一钝化层覆盖该基底及该台型结构；形成一第一开口，该第一开口穿过该钝化层并显露出该势垒层；形成多个第二开口，其中该些第二开口连接该第一开口的一底面并且延伸穿过该势垒层以及部分该通道层；以及在该第一开口及该些第二开口中填充一金属层，获得一接触结构。
附图说明
图1为本发明一实施例的高电子迁移率晶体管的剖面示意图；
图2A、图2B、图3至图10为本发明一实施例的高电子迁移率晶体管的制作方法步骤示意图，其中图3、图5、图7和图9为俯视平面示意图，图2A、图2B、图4、图6、图8和图10为剖面示意图；
图11、图12、图13和图14为本发明另一些实施例的高电子迁移率晶体管的剖面示意图；
图15、图16和图17为本发明一些实施例的高电子迁移率晶体管的俯视平面示意图。
主要元件符号说明
100、101、102、103、104、 高电子迁移率晶体管105、106、107、108
10 基底
20 台型结构
22 通道层
24 势垒层
25 接面
26 半导体栅极层
2DEG 二维电子气层
20a 边缘
24a 上表面
27 介电层
32A、32B 第一开口
34A、34B 第二开口
40A、40B 接触结构
DE 漏极电极
SE 源极电极
42A、42B 主体部
43A、43B 底面
44A、44B 凸出部
50、50A 栅极结构
52 钝化层
54、54A 金属层
D1 第一方向
D2 第二方向
D3 第三方向
S1、S2 间距
T1、T2、T3 厚度
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。需知悉的是，以下所举实施例可以在不脱离本揭露的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
为了使读者能容易了解及附图的简洁，本揭露中的多张附图只绘出显示装置的一部分，且附图中的特定元件并非依照实际比例绘图。此外，图中各元件的数量及尺寸仅作为示意，并非用来限制本揭露的范围。附图中，相同或相似的元件可以用相同的标号表示。文中所描述对于图形中相对元件的上下关系，在本领域技术人员都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围。
在本说明书中，当元件或膜层被称为「在另一元件或膜层上」或「连接到另一元件或膜层」时，它可以直接在另一个元件或膜层上，或直接连接到另一个元件或膜层，或者两者之间可存在有其他元件或膜层。相对的，当元件被称为「直接在另一个元件或膜层上」，或「直接连接到另一个元件或膜层」时，两者之间不存在有插入的元件或膜层。
在本说明书中，「晶片」、「基底」或「基板」意指任何包含一暴露面，可依据本发明实施例所示在其上沉积材料，制作集成电路结构的结构物，例如布线层。需了解的是「基底」包含半导体晶片，但并不限于此。「基底」在制作工艺中也意指包含制作于其上的材料层的半导体结构物。
本发明的高电子迁移率晶体管可以是耗尽型(depletion mode)/常开型(normally-on)或增强型(enhancement mode)/常闭型(normally-off)的高电子迁移率晶体管，可应用在功率转换器、低噪声放大器、射频(RF)或毫米波(MMW)等技术领域中。
请参考图1，所绘示为根据本发明一实施例的高电子迁移率晶体管100沿第一方向D1和第三方向D3的剖面示意图。高电子迁移率晶体管100包含一基底10、位于基底10上的一缓冲层12、位于缓冲层12上的一台型结构20、覆盖在台型结构20上的一钝化层52、位于台型结构20上并且穿过钝化层52的一栅极结构50，以及沿着第一方向D1分别设置在栅极结构50两侧的接触结构40A和接触结构40B。
在一些实施例中，基底10可包括硅基底、碳化硅(SiC)基底、蓝宝石(sapphire)基底、氮化镓基底、氮化铝基底或其他适合的材料所形成的基底。缓冲层12位于基底10上，作为基底10与台型结构20之间的过渡区域，可减少台型结构20内发生晶格插排或缺陷的情形。在一些实施例中，缓冲层12材料可包括氮化镓、氮化铝镓、氮化铝铟、氮化铝镓铟或氮化铝，但不限于此。台型结构20位于缓冲层12上，包括异质接面半导体叠层结构，可包括一通道层22以及设置在通道层22之上的一势垒层24。势垒层24与通道层22具有不同能隙及晶格常数，因此使两者的接面25附近的能带弯曲而在通道层22内形成一位能阱(potentialwell)，使通道层22中的载流子(例如电子)汇聚于该位能阱中，因而于接面25下方的通道层22中形成具有高载流子浓度及迁移率的二维电子气层2DEG，作为源极电极SE和漏极电极DE之间的电流通道。
根据本发明一实施例，通道层22的材料可包括氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铟镓(InGaN)、氮化铝镓铟(AlGaInN)或以上组合，但不限于此。势垒层24的材料可包括氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铝镓铟(AlInGaN)、氮化铝(AlN)或以上的组合，但不限于此。在一较佳实施例中，通道层22包括氮化镓(GaN)，势垒层24包括氮化铝镓(AlGaN)。
在一些实施例中，通道层22和势垒层24可分别是由多层半导体薄层构成的超晶格(superlattice)结构，通过各半导体薄层的材料选择及厚度调整，可调变能带结构、极化场强度及/或载流子分布，进而调整接面25的二维电子气层2DEG的载流子分布及迁移率，以符合应用需求。
钝化层52覆盖在台型结构20上，主要作为台型结构20的隔离层和钝化层，并且可抑制栅极漏电流。在一些实施例中，钝化层52的材料可包括氮化铝(AlN)、氧化铝(Al2O3)、氮化硼(BN)、氮化硅(Si3N4)、氧化硅(SiO2)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化镧(La2O3)、氧化镏(Lu2O3)、氧化镧镏(LaLuO3)、高介电常数(high-k)介电材料或其他适合的介电材料。
栅极结构50位于台型结构20上并且位于接触结构40A和接触结构40B之间，用于控制高电子迁移率晶体管100的二维电子气层2DEG的电流的导通和截止。可根据需求设计栅极结构为金属栅极(metal gate)或金属-半导体栅极。图1以栅极结构50为金属-半导体栅极为例，其包括一半导体栅极层26以及位于半导体栅极层26上方的一金属层54。半导体栅极层26可包含III-V族半导体化合物，并且可根据高电子迁移率晶体管100的应用类型选择半导体栅极层26具有n导电型(negative conductive type)或p导电型(positiveconductive type)，其内建电压(built-in voltage)可拉升势垒层24和通道层22的接面25的位能阱，以实现常闭(normally-off)操作。根据本发明一实施例，半导体栅极层26可包含镁(Mg)、铁(Fe)或其他合适掺杂的p型氮化镓(p-GaN)。金属层54例如是金(Au)、钨(W)、钴(Co)、镍(Ni)、钛(Ti)、钼(Mo)、铜(Cu)、铝(Al)、钽(Ta)、钯(Pd)、铂(Pt)、上述材料的化合物、复合层或合金，但并不以此为限。栅极结构50的金属层54作为高电子迁移率晶体管100的栅极电极GE。
在其他实施例中，高电子迁移率晶体管100的栅极结构可以是金属栅极结构，可完全位于台型结构20上或部分嵌入在台型结构20的势垒层24中而形成凹陷式栅极。若栅极结构为金属栅极结构，其与台型结构20之间还可包括一栅极介电层。
接触结构40A和接触结构40B分别位于栅极结构50两侧，分别作为高电子迁移率晶体管100的源极电极SE和漏极电极DE。接触结构40A和接触结构40B分别贯穿钝化层52并往下延伸穿过台型结构20的势垒层24而与通道层22接触。接触结构40A和接触结构40B分别可是由金属导电材料或其他适合的导电材料构成。金属导电材料例如可包含金(Au)、钨(W)、钴(Co)、镍(Ni)、钛(Ti)、钼(Mo)、铜(Cu)、铝(Al)、钽(Ta)、钯(Pd)、铂(Pt)、上述材料的化合物、复合层或合金，但并不以此为限。栅极结构50的金属层54和接触结构40A、接触结构40B可包含相同或不同的导电材料。如图1所示，接触结构40A与半导体栅极层26之间可具有间距S1，接触结构40B与半导体栅极层26之间可具有间距S2。间距S1可大致上等于或不等于间距S2。在一些实施例中，可以调整间距S1和间距S2的比例进而调整接触结构40A和接触结构40B施于高电子迁移率晶体管100的应力及/或电场，以获得期望的电性参数，例如临界电压、导通电流、漏电流、击穿电压等。在图1所示实施例中，接触结构40B(漏极电极DE)至半导体栅极层26的间距S2大于接触结构40A(源极电极SE)至半导体栅极层26的间距S1，但不以此为限。
请继续参考图1。值得注意的是，接触结构40A包括一主体部42A以及位于主体部42A下方且与主体部42A的底面43A连接的多个凸出部44A。接触结构40B包括主体部42B以及位于主体部42B下方且与主体部42B的底面43B连接的多个凸出部44B。主体部42A和主体部42B的顶端自台型结构20顶面显露出来以与外部电连接，底端则穿过钝化层52而与势垒层24直接接触。凸出部44A和凸出部44B分别自主体部42A的底面43A和主体部42B的底面43B往下延伸(往基底10的方向延伸)，穿过势垒层24而与通道层22直接接触，并且再往下延伸穿过接面25附近的二维电子气层2DEG。
可视设计需求分别调整接触结构40A和接触结构40B的尺寸，例如可分别调整主体部42A和主体部42B在第一方向上D1的宽度及/或凸出部44A和凸出部44B的数量。在一些实施例中，接触结构40A的主体部42A和接触结构40B的主体部42B可在第一方向上D1具有相同的宽度及/或相同数量的凸出部44A和凸出部44B。在其他实施例中，接触结构40A的主体部42A和接触结构40B的主体部42B可在第一方向上D1具有不同的宽度及/或不同数量的凸出部44A和凸出部44B。
可视设计需求分别调整接触结构40A和接触结构40B延伸在台型结构20中的深度。例如在一些实施例中，主体部42A和主体部42B分别穿过钝化层52而与势垒层24直接接触，且主体部42A的底面43A和主体部42B的底面43B可与势垒层24的上表面24a沿着第一方向D1大致齐平。
在一些实施例中，主体部42A和主体部42B可往下延伸穿过势垒层24部分厚度，因此底面43A和底面43B会低于势垒层24的上表面24a，且高于通道层22的上表面，也就是说底面43A和底面43B会位于势垒层24的上表面24a和接面25之间。
在一些实施例中，主体部42A的底面43A和主体部42B的底面43B可位于台型结构20的不同深度处，即沿着第一方向D1不齐平，例如主体部42A的底面43A可低于主体部42B的底面43B，或者主体部42A的底面43A可高于主体部42B的底面。
在一些实施例中，凸出部44A和凸出部44B可延伸至台型结构20相同深度处，即各凸出部44A和凸出部44B的底面沿着第一方向D1大致齐平。
在一些实施例中，凸出部44A和凸出部44B可延伸至台型结构20不同深度处，即各凸出部44A和凸出部44B的底面沿着第一方向D1不齐平，例如凸出部44A的底面可低于凸出部44B的底面，或者凸出部44A的底面可高于凸出部44B的底面。
以上举例的接触结构的设计的共同特征在于，接触结构的主体部穿过钝化层并且与势垒层接触，多个凸出部连接在主体部的底面并且穿过势垒层及部分通道层，这种设计使接触结构的材料(例如金属层)可对势垒层及/或通道层产生应力，进而影响通道层的压电极化(piezoelectric polarization)效应。另外，通过凸出部穿过二维电子气层2DEG而被二维电子气层包围环绕，可降低接触电阻(Rc)。整体来说，本发明可通过接触结构调整接面25附近的二维电子气层2DEG的载流子分布及迁移率，并可降低高电子迁移率晶体管的导通电阻(Rdson)，减少功率损耗及速度延迟，获得提升的效能。在一些实施例中，可再搭配主体部和凸出部的形状(例如顶视形状为矩形、圆形、椭圆形、平行四边形或其他形状)、凸出部的排列方式、凸出部的密集度等不同设计，可更进一步提升效能，以符合应用需求。
下文将描述如图1所示高电子迁移率晶体管100的制作方法。为简化说明，相同的元件是以相同的标号进行标示，以利各图示间互相对照。各元件使用的材料可参考前文说明，以下将不再重述。
图2A、图2B、图3至图10所绘示为根据本发明一实施例的高电子迁移率晶体管的制作方法步骤示意图，其中图3、图5、图7和图9为沿着第一方向D1和第二方向D2的俯视平面示意图，图2A、图2B、图4、图6、图8和图10为沿着第一方向D1和第三方向D3的剖面示意图。第一方向D1和第二方向D2互相垂直，第三方向D3大致上垂直于第一方向D1和第二方向D2定义的平面。
请参考图2A。首先提供一基底10，接着依序在基底10上形成一缓冲层12、一通道层22、一势垒层24以及一半导体栅极层26，然后对通道层22、势垒层24以及半导体栅极层26进行图案化制作工艺，以于缓冲层12上形成覆盖有半导体栅极层26的台型结构20。可利用异质外延成长(heteroepitaxy growth)技术在基底10上依序形成缓冲层12、通道层22、势垒层24和半导体栅极层26。适用的异质外延成长技术例如分子束外延(molecule beamepitaxy,MBE)、金属有机化学气相沉积(metal-organic chemical vapor deposition,MOCVD)、氢化物气相沉积(hydride vapor phase deposition,HVPE)，但不限于此。根据本发明一实施例，在形成缓冲层12之前，还包括在基底10上形成一种晶层。
请参考图2B。接着进行另一次图案化制作工艺以图案化半导体栅极层26，然后沉积一钝化层52覆盖基底10、台型结构20和半导体栅极层26。钝化层52可以利用原子层沉积(ALD)、等离子体加辅助原子层沉积(PEALD)、化学气相沉积(CVD)、等离子体辅助化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)等技术形成，但不限于此。钝化层52覆盖半导体栅极层26的部分可具有梯形的剖面形状。
请参考图3和图4。接着进行图案化制作工艺以于钝化层52中形成第一开口32A和第一开口32B并显露出部分势垒层24。在一些实施例中，图案化制作工艺例如是光刻暨蚀刻制作工艺，步骤可包括先形成一光致抗蚀剂层覆盖基底10及台型结构20，然后于光致抗蚀剂层中形成光致抗蚀剂开口显露出部分钝化层52，再以光致抗蚀剂层作为蚀刻掩模对钝化层52进行蚀刻，例如进行感应耦合等离子体-反应性离子蚀刻(ICP-RIE)制作工艺，以在钝化层52中蚀刻出第一开口32A和第一开口32B，然后移除剩余的光致抗蚀剂层。在一些实施例中，蚀刻制作工艺可在第一开口32A和第一开口32B显露出势垒层24即停止，因此第一开口32A和第一开口32B的底面可与势垒层24的上表面24a大致齐平。在一些实施例中，蚀刻制作工艺可于第一开口32A和第一开口32B显露出势垒层24后继续往下蚀刻，使第一开口32A和第一开口32B延伸至势垒层24中，因此第一开口32A和第一开口32B的底面会低于势垒层24的上表面24a。
在一些实施例中，如图3所示，第一开口32A和第一开口32B沿着第一方向D1分别设置在半导体栅极层26的两侧。在一些实施例中，第一开口32A和第一开口32B在第二方向D2上的长度可大于台型结构20在第二方向D2上的长度，并且与台型结构20的一对边缘20a重叠。
请参考图5和图6。接着，分别于第一开口32A和第一开口32B中形成多个第二开口34A和第二开口34B。可通过另一次图案化制作工艺(例如另一次光刻暨蚀刻制作工艺)来形成第二开口34A和第二开口34B，步骤包括形成另一光致抗蚀剂层于基底10和台型结构20上并填入第一开口32A和第一开口32B，然后形成光致抗蚀剂开口显露出部分势垒层24，再以光致抗蚀剂层作为蚀刻掩模对显露出来的势垒层24和通道层22进行蚀刻(例如进行ICP-RIE制作工艺)，以在势垒层24和通道层22中形成第二开口34A和第二开口34B，然后移除剩余的光致抗蚀剂层。
如图5所示，在俯视平面上，第二开口34A和第二开口34B分别均匀分布在第一开口32A和第一开口32B与台型结构20的重叠区域内，并且沿着第一方向D1和第二方向D2排列成一阵列，均匀分布在第一开口32A和第一开口32B与台型结构20的重叠区域中，并且与台型结构20的边缘20a相隔一距离。第二开口34A和第二开口34B的形状不限于图5所示矩形，在其他实施例中可视需求设计为圆形、椭圆形、平行四边形或其他形状。第二开口34A和第二开口34B的密度可视需求调整。根据本发明一实施例，在俯视平面上，该些第二开口34A的总面积可介于第一开口32A与台型结构20的重叠区域的面积的25％至50％之间，该些第二开口34B的总面积可介于第一开口32B与台型结构20的重叠区域的面积的25％至50％之间，但不限于此。
第一开口和第二开口的制作顺序不限于前文所述。在一些实施例中，也可在先在台型结构形成第二开口然后再形成第一开口，例如先利用第一次光刻暨蚀刻制作工艺形成贯穿钝化层和阻障层并延伸至通道层部分厚度的第二开口，再利用第二次光刻暨蚀刻制作工艺形成贯穿钝化层的第一开口。
请参考图7和图8。接着，将一金属层填入第一开口32A、32B和第二开口34A、34B中，以形成接触结构40A和接触结构40B。可利用金属掀离制作工艺(lift-off process)或于沉积金属层后进行光刻暨蚀刻制作工艺来制作接触结构40A和接触结构40B。举例来说，金属掀离制作工艺的步骤可包括先于基底10和台型结构20上形成一光致抗蚀剂层，然后图案化该光致抗蚀剂层以形成显露出第一开口32A和第一开口32B的光致抗蚀剂层开口，接着以例如电子枪蒸镀或溅镀的方式全面性地于基底10及光致抗蚀剂层上形成一金属层，并使金属层填满第一开口32A、32B和第二开口34A、34B。接着，可对基底10进行一溶剂处理以掀离光致抗蚀剂层并同时移除掉位于光致抗蚀剂层上的金属层，达到图案化金属层的目的。剩余填充在第一开口32A、第二开口34A和第一开口32B、第二开口34B内的金属层则形成接触结构40A和接触结构40B。在其他实施例中，可在形成第一开口32A、32B和第二开口34A、34B后直接沉积金属层然后利用光刻暨蚀刻制作工艺来移除不需要的金属层以获得接触结构40A和接触结构40B。
由上述制作工艺可知，本发明是通过不同的图案化步骤在台型结构中形成第一开口和第二开口，然后再以金属层填充第一开口和第二开口，制作出一体成型的接触结构。
请参考图9和图10。接着可进行另一次图案化制作工艺以于半导体栅极层26上的钝化层52中形成栅极开口显露出半导体栅极层26，然后于钝化层52上形成金属层54填入栅极开口并与半导体栅极层26直接接触。在其他实施例中，栅极开口可与第一开口32A、32B同时形成，然后使接触结构40A和接触结构40B的金属层同时填入栅极开口中，用来形成栅极结构50的金属层54。在一些实施例中，如图10所示，金属层54可具有T型的剖面形状，部分钝化层52夹设在半导体栅极层26与金属层54之间。
如图9所示，在俯视平面上，主体部42A和主体部42B分别与台型结构20的两个边缘20a重叠，凸出部44A和凸出部44B分别沿着第一方向D1和第二方向D2排列成一阵列，均匀分布在主体部42A和主体部42B与台型结构20的重叠区域中，并且与台型结构20的边缘20a相隔一距离。凸出部44A和凸出部44B的分别由第二开口34A和第二开口34B的形状决定，不限于图9所示矩形。在其他实施例中，凸出部44A和凸出部44B可视需求设计为圆形、椭圆形、平行四边形或其他形状。根据本发明一实施例，在俯视平面上，该些凸出部44A的总面积可介于主体部42A与台型结构20的重叠区域的面积的25％至50％之间，该些凸出部44B的总面积可介于主体部42B与台型结构20的重叠区域的面积的25％至50％之间。栅极结构50位于接触结构40A和接触结构40B之间，沿着第二方向D2延伸并且与台型结构20的两个边缘20a重叠。
如图10所示，从剖视图来看，接触结构40A包括填充在第一开口32A中的主体部42A以及填充在第二开口34A中的多个凸出部44A，其中主体部42A和该些凸出部44A为一体成型的结构。相同的，接触结构40B包括填充在第一开口32B中的主体部42B以及填充在第二开口34B中的多个凸出部44B，其中主体部42B和该些凸出部44B为一体成型的结构。
下文将针对本发明的不同实施例进行说明。为简化说明，以下说明主要描述各实施例不同之处，而不再对相同之处作重复赘述。各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
图11为本发明一实施例的高电子迁移率晶体管102沿第一方向D1和第三方向D3的剖面示意图，其与图10所示实施例的主要差异在于，图11的高电子迁移率晶体管102的接触结构40A的主体部42A和接触结构40B的主体部42B延伸至势垒层24中，因此主体部42A的底面43A和主体部42B的底面43B会低于势垒层24的上表面24a，并且位于上表面24a和接面25之间。如图11所示，势垒层24位于半导体栅极层26和通道层22之间的部分具有厚度T1，位于主体部42A和通道层22之间的部分具有厚度T2，位于主体部42B和通道层22之间的部分具有厚度T3。本实施例中，厚度T1大于厚度T2和厚度T3，而厚度T2可大致上等于或不等于厚度T3。
图12为本发明一实施例的高电子迁移率晶体管103沿第一方向D1和第三方向D3的剖面示意图，其与图10所示实施例的主要差异在于，图12的高电子迁移率晶体管103还包括一介电层27介于台型结构20和栅极结构50及钝化层52之间，将势垒层24与半导体栅极层26和钝化层52区隔开。在一些实施例中，介电层27的材料可包括氮化铝(AlN)、氧化铝(Al2O3)、氮化硼(BN)、氮化硅(Si3N4)、氧化硅(SiO2)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化镧(La2O3)、氧化镏(Lu2O3)、氧化镧镏(LaLuO3)、高介电常数(high-k)介电材料或其他适合的介电材料。在一些实施例中，介电层27的材料例如是氮化硅(Si3N4)或氧化硅(SiO2)。
图13为本发明一实施例的高电子迁移率晶体管104沿第一方向D1和第三方向D3的剖面示意图，其与图10所示实施例的主要差异在于，图13的高电子迁移率晶体管104的栅极结构50A为金属栅极(metal gate)，其包括一金属层54A直接位于台型结构20上并且与势垒层24接触。金属层54A例如是金(Au)、钨(W)、钴(Co)、镍(Ni)、钛(Ti)、钼(Mo)、铜(Cu)、铝(Al)、钽(Ta)、钯(Pd)、铂(Pt)、上述材料的化合物、复合层或合金，但并不以此为限。金属层54A作为高电子迁移率晶体管104的栅极电极GE。
图14为本发明一实施例的高电子迁移率晶体管105沿第一方向D1和第三方向D3的剖面示意图，其与图13所示实施例的主要差异在于，图14的高电子迁移率晶体管105还包括一介电层27介台型结构20和栅极结构50A及钝化层52之间，将势垒层24与金属层54A和钝化层52区隔开。介电层27的材料可参考前文，在此不再重述。
图15、图16和图17所绘示为本发明另一些实施例的高电子迁移率晶体管沿着第一方向D1和第二方向D2的俯视平面示意图，其与图9所示实施例的主要差异在于接触结构的凸出部的布局和形状。
请参考图15，高电子迁移率晶体管106的接触结构40A的凸出部44A和接触结构40B的凸出部44B分别沿着第二方向D2对齐并且沿着第一方向D1交错设置。请参考图16，高电子迁移率晶体管107的接触结构40A的凸出部44A和接触结构40B的凸出部44B分别是长条状且与栅极结构50具有相同的延伸方向，例如均沿着第二方向D2延伸。请参考图17，高电子迁移率晶体管108的接触结构40A的凸出部44A和接触结构40B的凸出部44B分别是长条状且延伸方向与栅极结构50的延伸方向互相垂直，例如沿着第一方向D1延伸。以上仅为举例，本发明也可视设计需求调整凸出部的布局和形状。
综合以上，本发明提供的高电子迁移率晶体管，其作为源极电极SE和漏极电极DE的接触结构主要包括一主体部以及连接在主体部下方的多个凸出部，其中主体部穿过钝化层而与势垒层接触，凸出部穿过势垒层及通道层的二维电子气层2DEG，由此可使接触结构的应力可对势垒层及/或通道层产生影响，以调整二维电子气层2DEG的载流子分布及迁移率，并可降低接触结构的接触电阻(Rc)，整体来说可获得降低的导通电阻(Rdson)及提升的高电子迁移率晶体管的效能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种高电子迁移率晶体管，其特征在于，包括：
基底；
台型结构，设置在该基底上，该台型结构包括通道层以及势垒层设置在该通道层之上；
钝化层，设置在该台型结构上；以及
至少一接触结构，设置在该钝化层及该台型结构中，该接触结构包括主体部以及多个凸出部，其中该主体部穿过该钝化层，该些凸出部与该主体部的底面连接并且穿过该势垒层以及部分该通道层。
2.如权利要求1所述的高电子迁移率晶体管，其中该主体部的底面与该势垒层的上表面齐平。
3.如权利要求1所述的高电子迁移率晶体管，其中该主体部延伸至部分该通道层中。
4.如权利要求1所述的高电子迁移率晶体管，其中于俯视平面上，该些凸出部沿着第一方向以及第二方向排列成一阵列，该第一方向与该第二方向互相垂直。
5.如权利要求4所述的高电子迁移率晶体管，其中该些凸出部沿着该第二方向对齐，并且沿着该第一方向交错。
6.如权利要求1所述的高电子迁移率晶体管，另包括栅极结构设置在该台型结构上并且位于两个该接触结构之间。
7.如权利要求6所述的高电子迁移率晶体管，其中在俯视平面上，该些凸出部与该栅极结构具有相同的延伸方向。
8.如权利要求6所述的高电子迁移率晶体管，其中在俯视平面上，该些凸出部的延伸方向与该栅极结构的延伸方向互相垂直。
9.如权利要求1所述的高电子迁移率晶体管，其中于俯视平面上，该接触结构的该主体部重叠该台型结构的两边缘。
10.如权利要求1所述的高电子迁移率晶体管，其中该接触结构的该主体部与该凸出部为一体成型的结构。
11.如权利要求1所述的高电子迁移率晶体管，其中该接触结构包括金、钨、钴、镍、钛、钼、铜、铝、钽、钯、铂、上述材料的化合物、复合层或合金。
12.如权利要求1所述的高电子迁移率晶体管，其中该通道层包括氮化镓、氮化铝镓、氮化铝铟、氮化铟镓、氮化铝镓铟或以上的组合。
13.如权利要求1所述的高电子迁移率晶体管，其中该势垒层包括氮化铝镓、氮化铝铟、氮化铝镓铟、氮化铝或以上的组合。
14.如权利要求1所述的高电子迁移率晶体管，其中该钝化层包括氮化铝、氧化铝、氮化硅、氧化硅、氧化锆、氧化铪、氧化镧、氧化镏、氧化镧镏或以上的组合。
15.一种高电子迁移率晶体管(high electron mobility transistor,HEMT)的制作方法，包括：
提供基底；
在该基底上形成台型结构，该台型结构包括通道层以及势垒层设置在该通道层之上；
形成钝化层覆盖该基底及该台型结构；
形成至少一第一开口，该第一开口穿过该钝化层并显露出该势垒层；
形成多个第二开口，该些第二开口连接该第一开口的底面并且延伸穿过该势垒层以及部分该通道层；以及
在该第一开口及该些第二开口中填充金属层，获得接触结构。
16.如权利要求15所述的高电子迁移率晶体管的制作方法，其中该第一开口的底面与该势垒层的上表面齐平。
17.如权利要求15所述的高电子迁移率晶体管的制作方法，其中该第一开口延伸至部分该势垒层中。
18.如权利要求15所述的高电子迁移率晶体管的制作方法，其中在俯视平面上，该些第二开口沿着第一方向以及第二方向排列成阵列，该第一方向与该第二方向互相垂直。
19.如权利要求18所述的高电子迁移率晶体管的制作方法，其中在俯视平面上，该第一开口重叠该台型结构的两边缘。
20.如权利要求15所述的高电子迁移率晶体管的制作方法，另包括在该台型结构上及两个该接触结构之间形成栅极结构。
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