CN114078964A - 包括第一栅极电极和第二栅极电极的半导体器件 - Google Patents

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Abstract

公开了包括第一栅极电极和第二栅极电极的半导体器件，包括在半导体本体中的第一导电类型的漂移区，其被布置在漂移区和第一主表面之间。多个沟槽延伸到半导体本体中，将其图案化成多个台面，包括在第一沟槽和第二沟槽之间的第一台面和在第二沟槽和第三沟槽之间的第二台面。第一沟槽中的电极是耦合到第一栅极驱动器输出的第一栅极电极、耦合到第二栅极驱动器输出的第二栅极电极、连接到第一负载接触的源极电极的电极组中的一个电极。第二沟槽中的电极是电极组中的另一电极，第三沟槽中的电极是电极组中的剩余的电极。势垒区被布置在漂移区和本体区之间。从势垒区底部到第一主表面的第一竖向距离大于从第二沟槽底部到第一主表面的第二竖向距离的60%。

Description

包括第一栅极电极和第二栅极电极的半导体器件
技术领域
本公开涉及半导体器件，特别是涉及包括第一栅极电极和第二栅极电极的半导体器件。
背景技术
在半导体二极管和半导体开关器件如IGBT(绝缘栅双极晶体管)中，移动电荷载流子可能涌入半导体区，并且可能形成密集的电荷载流子等离子体，其产生半导体二极管或IGBT漂移区的低的正向电阻。当器件进入阻断模式时，电荷载流子等离子体被在关断时段中移除。关断处理贡献于半导体器件的动态开关损耗。典型地，去饱和机制可以在对器件进行开关之前使电荷载流子等离子体衰减，以便减少动态开关损耗。合期望的是提供具有改进的开关特性的半导体器件。
发明内容
本公开的示例涉及一种半导体器件。半导体器件包括在具有第一主表面的半导体本体中的第一导电类型的漂移区。半导体器件进一步包括在漂移区和第一主表面之间的第二导电类型的本体区。半导体器件进一步包括从第一主表面延伸到半导体本体中的多个沟槽。多个沟槽将半导体本体图案化成多个台面，多个台面包括在第一沟槽和第二沟槽之间的第一台面以及在第二沟槽和第三沟槽之间的第二台面。半导体器件进一步包括在第一沟槽中的电极，该电极是电耦合到第一栅极驱动器输出的第一栅极电极、电耦合到第二栅极驱动器输出的第二栅极电极、以及电连接到第一负载接触的源极电极的电极组中的一个电极。半导体器件进一步包括在第二沟槽中的电极，该电极是电极组中的另一电极。半导体器件进一步包括在第三沟槽中的电极，该电极是电极组中的剩余的电极。半导体器件进一步包括第一导电类型的势垒区，其具有比漂移区高的掺杂浓度并且在第一台面和第二台面的每个中被布置在漂移区和本体区之间。从势垒区的底部到第一主表面的第一竖向距离大于从第二沟槽的底部到第一主表面的第二竖向距离的60%。
本领域技术人员在阅读以下详细描述并且查看随附附图时将认识到附加的特征和优点。
附图说明
随附附图被包括以提供对实施例的进一步的理解，并且被合并在本说明书中并且构成本说明书的一部分。附图图示半导体器件的实施例(例如竖向功率半导体器件)并且与描述一起用于解释实施例的原理。在以下的详细描述和权利要求中描述了进一步的实施例。
图1A是用于图示包括势垒区以及第一栅极电极和第二栅极电极的半导体器件的示例的示意性横截面视图，并且图1B是图示沿着图1A的线AA'的势垒区的掺杂浓度的分布的线图。
图2至图11是用于图示包括势垒区以及第一栅极电极和第二栅极电极的IGBT的示例性设计的示意性横截面视图。
图12A至图12C是用于图示IGBT的示例性双侧栅极设计的示意性横截面视图。
图13、图14A、图14B是用于图示半导体器件的晶体管单元区域的示意性平面视图。
具体实施方式
在以下的详细描述中参照随附附图，随附附图形成详细描述的一部分并且在附图中通过图示的方式示出其中可以实践本发明的具体实施例。要理解，在不脱离本发明的范围的情况下可以利用其它实施例并且可以作出结构或逻辑上的改变。例如，针对一个实施例图示或描述的特征可以被使用在其它实施例上或者与其它实施例结合使用以产生又一进一步的实施例。意图的是本发明包括这样的修改和变化。使用特定语言描述了示例，特定语言不应当被解释为限制所附权利要求的范围。附图并非按比例并且仅用于说明的目的。为了清楚起见，如果没有另外声明，则在不同附图中相同的要素已经由对应的标号指明。
术语“具有”、“包含”、“包括”、和“包括有”等是开放的，并且术语指示所声明的结构、要素或特征的存在但是不排除附加的要素或特征的存在。数量词“一”、“一个”和指代词“该”意图包括复数以及单数，除非上下文另外清楚地指示。
术语“电连接”描述电连接元件之间的永久低电阻连接，例如相关元件之间的直接接触或经由金属和/或重掺杂半导体材料的低电阻连接。除了永久低电阻连结之外，术语“电耦合”还包括被适配用于信号和/或功率传输的一个或多个的(多个)中间元件可以被连接在电耦合元件之间，电耦合元件例如为可控制以暂时地提供在第一状态中的低电阻连接和在第二状态中的高电阻电解耦的元件。欧姆接触是具有线性或几乎线性的电流-电压特性的非整流电气结。
针对物理尺寸给出的范围包括边界值。例如，用于参数y的从a到b的范围读作为a≤y≤b。具有至少为c的值的参数y读作为c≤y，并且具有至多为d的值的参数y读作为y≤d。
术语“在…上”不应被解释为仅意味着“直接在…上”。相反，如果一个要素位于另一要素“上”(例如一层在另一层“上”或者在衬底“上”)，则进一步的组件(例如进一步的层)可以位于两个要素之间(例如如果一层在衬底“上”，则进一步的层可以位于所述一层和所述衬底之间)。
半导体器件的示例可以包括在具有第一主表面的半导体本体中的第一导电类型的漂移区。半导体器件可以进一步包括在漂移区和第一主表面之间的第二导电类型的本体区。半导体器件可以进一步包括从第一主表面延伸到半导体本体中的多个沟槽。多个沟槽将半导体本体图案化成多个台面，多个台面包括在第一沟槽和第二沟槽之间的第一台面以及在第二沟槽和第三沟槽之间的第二台面。半导体器件可以进一步包括在第一沟槽中的电极，该电极是电耦合到第一栅极驱动器输出的第一栅极电极、电耦合到第二栅极驱动器输出的第二栅极电极、以及电连接到第一负载电极的源极电极的电极组中的一个电极。半导体器件可以进一步包括在第二沟槽中的电极，该电极是电极组中的另一电极。半导体器件可以进一步包括在第三沟槽中的电极，该电极是电极组中的剩余的电极。半导体器件可以进一步包括第一导电类型的势垒区，其具有比漂移区高的掺杂浓度并且在第一台面和第二台面的每个中被布置在漂移区和本体区之间。从势垒区的底部到第一主表面的第一竖向距离可以大于从第二沟槽的底部到第一主表面的第二竖向距离的60%。在一些示例中，从势垒区的底部到第一主表面的第一竖向距离可以在第二竖向距离的60%至150%的范围内，或者在第二竖向距离的60%至120%的范围内，或者在第二竖向距离的60%至90%的范围内。
半导体器件可以是竖向功率半导体器件，其具有在第一主表面处的第一负载端子或负载接触和在与第一主表面相对的第二主表面处的第二负载端子或负载接触之间的负载电流流动。半导体器件可以是竖向功率半导体IGBT(绝缘栅双极晶体管)，或者功率半导体反向导通(RC)IGBT，或者诸如功率半导体IGFET(绝缘栅场效应晶体管，例如金属氧化物半导体场效应晶体管)的功率半导体晶体管，或者功率半导体二极管。竖向功率半导体器件可以被配置为传导大于1A或大于10A或甚至大于30A的电流，并且可以被进一步配置为阻断在达到几百到几千伏特的范围内的负载端子之间的电压(例如在IGBT的发射极和集电极之间的电压或在MOSFET的漏极和源极之间的电压)，该电压例如为400V、650V、1.2kV、1.7kV、3.3kV、4.5kV、5.5kV、6kV、6.5kV。例如，阻断电压可以对应于在功率半导体器件的数据表中指定的电压等级。
半导体本体可以包括来自如下的半导体材料或者由来自如下的半导体材料构成：IV族元素半导体、IV-IV族化合物半导体材料、III-V族化合物半导体材料、或II-VI族化合物半导体材料。来自IV族元素半导体的半导体材料的示例除了其它之外还包括硅(Si)和锗(Ge)。IV-IV族化合物半导体材料的示例除了其它之外还包括碳化硅(SiC)和硅锗(SiGe)。III-V族化合物半导体材料的示例除了其它之外还包括砷化镓(GaAs)、氮化镓(GaN)、磷化镓(GaP)、磷化铟(InP)、氮化铟镓(InGaN)和砷化铟镓(InGaAs)。II-VI族化合物半导体材料的示例除了其它之外还包括碲化镉(CdTe)、碲镉汞(CdHgTe)和碲镁镉(CdMgTe)。例如，半导体本体可以是磁性直拉(MCZ)或浮置区带(FZ)或外延沉积的硅半导体本体。
第一主表面可以是在半导体本体和在半导体本体的第一侧处在半导体本体上方的布线区域之间的界面处的水平面。
例如，第一至第三沟槽中的电极中的每个可以被通过沟槽中的对应沟槽中的电介质与周围的半导体本体部分(例如与本体区或源极区)电绝缘。电介质可以包括一层或各层的组合，例如电介质层的层堆叠，例如氧化物层(诸如热氧化物层或沉积氧化物层)、例如未掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氮化物层、高k电介质层或低k电介质层。第一至第三沟槽中的电极中的每个可以包括一种电极材料或电极材料的组合，例如掺杂半导体材料(例如高掺杂半导体材料)，诸如掺杂多晶硅、金属或金属化合物。虽然第一至第三沟槽中的电极可以是同时形成的，但是例如电极可以关于电连接彼此不同。
多个第一、第二和第三沟槽中的每个的全部或一些部分可以是例如条带形状的。
漂移区中的杂质浓度可以至少在其竖向延伸的部分中随着到第一主表面的距离的增加而逐渐地或阶跃地增加或减小。根据其它示例，漂移区中的杂质浓度可以是近似均匀的。对于基于硅的IGBT而言，漂移区中的平均杂质浓度可以在2×1012 cm-3和1×1015 cm-3之间，例如在从5×1012 cm-3至1×1014 cm-3的范围内。在基于SiC的半导体器件的情况下，漂移区中的平均杂质浓度可以在5×1014 cm-3和1×1017 cm-3之间，例如在从1×1015 cm-3至2×1016 cm-3的范围内。漂移区的竖向延伸可以取决于竖向功率半导体器件的电压阻断要求，例如指定的电压等级。当在电压阻断模式中操作竖向功率半导体器件时，取决于施加到竖向功率半导体器件的阻断电压，空间电荷区可能在竖向上部分地或完全地延伸通过漂移区。当在指定的最大阻断电压下或接近于指定的最大阻断电压来操作竖向功率半导体器件时，空间电荷区可能到达或穿透到场停止区中。场停止区被配置为防止空间电荷区进一步到达在半导体本体的与第一主表面相对的第二主表面处的阴极或集电极。以这种方式，可以使用合期望的低掺杂水平并且以合期望的厚度形成漂移或基极区，同时实现针对由此形成的半导体器件的软开关。对于IGBT而言，例如可以在场停止区和半导体本体的第二主表面处的第二负载接触之间形成载流子注入区，例如针对n沟道IGBT的p+掺杂空穴注入区。
通过将第一至第三沟槽中的电极中的一个(例如第一栅极电极)电连接到第一栅极驱动器输出并且将第一至第三沟槽中的电极中的另一个(例如第二栅极电极)电连接到第二栅极驱动器输出，可以提供双栅极半导体器件，例如双栅极IGBT。双栅极半导体器件可以允许在传导优化状态和开关优化状态之间切换器件。在传导优化状态中，施加到第二栅极电极的电压(例如VG2)高于特定阈值电压。在开关优化状态中，施加到第二栅极电极的电压(例如VG2)低于特定阈值电压Vth。在阈值电压以下，可以在邻接包括第二栅极电极的沟槽的侧壁的本体区下方的台面中的n型漂移区器件中形成空穴反型沟道，即p沟道。该沟道可以为空穴提供低欧姆路径以离开半导体本体朝向发射极(源极)(即第一负载接触)，并且因此减小了载流子约束。在具有高载流子约束的VG2(例如+15V)和小于阈值电压Vth的VG2(例如VG2=-8V或VG2=-10V或VG2=-15V)之间进行切换在器件关断之前不久发生，例如在所谓的去饱和阶段中。
在n型漂移区器件的情况下，通过将电极中的另一个电极(源极电极)电连接到第一负载电极，可以增加n沟道(承载负载电流)和p沟道(用于去饱和目的)之间的距离，由此减少去饱和阶段中n沟道和p沟道之间的相互干扰。这可以允许改进去饱和行为以及去饱和的稳定性。
例如，对于n型漂移区IGBT而言，势垒区可以允许在去饱和阶段期间降低空穴路径的电导率，并且将空穴电流流动保持为被局限于挨着包括第二栅极电极的沟槽，即远离包括第一栅极电极的沟槽。这还可以允许改进去饱和行为以及去饱和的稳定性。
在一些示例中，第一沟槽中的电极可以是源极电极。第二沟槽中的电极可以是第一栅极电极，第三沟槽中的电极可以是第二栅极电极。例如，第一台面和第二台面中的仅第一台面可以包括邻接第二沟槽的源极区。例如，在第一台面中，源极区可以邻接第二沟槽。对于n型漂移区器件而言，第一栅极电极可以被配置为控制在第一台面和第二沟槽之间的界面处的电子沟道。同样地，第二栅极电极可以被配置为控制在第二台面和第三沟槽之间的界面处的空穴沟道。这可以允许通过第二沟槽在去饱和阶段中分离n型即电子沟道和p型即空穴沟道，并且因此可以允许减少去饱和阶段中的n沟道和p沟道之间的相互干扰。
在一些示例中，第一台面中的本体区和第二台面中的本体区是电分离的。例如，第一台面中的本体区可以被电连接到第一负载接触(例如源极(发射极)接触)，并且第二台面中的本体区可以是电浮置的。例如，第二台面上的接触(例如接触插塞)可以被省略或者可以是电浮置的。
在一些示例中，第一沟槽中的电极可以是第一栅极电极，第二沟槽中的电极可以是源极电极，并且第三沟槽中的电极可以是第二栅极电极。对于n型漂移区器件而言，第一栅极电极可以被配置为控制在第一台面和第一沟槽之间的界面处的电子沟道。同样地，第二栅极电极可以被配置为控制在第二台面和第三沟槽之间的界面处的空穴沟道。这可以允许通过第二沟槽在去饱和阶段中分离n型即电子沟道和p型即空穴沟道，并且因此，并且可以允许减少去饱和阶段中的n沟道和p沟道之间的相互干扰。
在一些示例中，第一台面中的任何源极区仅邻接第一沟槽和第二沟槽中的第一沟槽。由此，没有源极区可以邻接包括第二栅极电极的第三沟槽。这可以允许例如独立于第三沟槽中的第二栅极电极的电压来调整饱和电流。
在一些示例中，第二台面中的源极区可以邻接第三沟槽。这可以允许例如取决于第三沟槽中的第二栅极电极的电压来调制饱和电流。
在一些示例中，在第二台面的邻接第三沟槽的部分中没有任何源极区。这可以允许例如独立于第三沟槽中的第二栅极电极的电压来调整饱和电流，并且可以进一步允许例如通过由于源极区缺失而省略第二台面中的n沟道来避免第二台面和第三沟槽之间的p沟道与第二台面和第二沟槽之间的n沟道的组合。
在一些示例中，第一台面的在与第一台面的竖向延伸的一半对应的竖向水平面处的宽度可以小于1.2μm。第一台面的宽度可以甚至小于0.8μm或者小于0.4μm。
在一些示例中，在i)第一台面的在与第一台面的竖向延伸的一半对应的竖向水平面处的宽度与ii)第一台面的竖向延伸之间的比率可以大于4。在第一台面的宽度与第一台面的竖向延伸之间的比率可以甚至大于6或者大于10或者大于14。
在一些示例中，势垒区中的最大掺杂浓度可以是漂移区的邻接势垒区的部分中的最大掺杂浓度的至少100倍高。漂移区的该部分的竖向延伸可以等于势垒区的竖向延伸。例如，势垒区的竖向延伸可以等于例如本体区和漂移区之间的竖向距离。在一些其它示例中，漂移区的该部分的竖向延伸可以等于势垒区和第二主表面之间的竖向距离的一半。
在一些示例中，势垒区的第一导电类型掺杂剂的剂量可以大于2×1013 cm-2。势垒区的第一导电类型掺杂剂的剂量可以甚至大于4×1013 cm-2或大于8×1013 cm-2。第一导电类型掺杂剂的剂量可以对应于每单位面积的所注入的第一导电类型掺杂剂离子的数量(原子/cm2)。可以通过沿着势垒区的竖向延伸对注入的第一导电类型掺杂剂浓度的分布进行积分来确定剂量。例如，可以通过使用二次离子质谱(经典的动态SIMS和TOF(飞行时间)-SIMS)、扩布电阻分布(SRP)或用于2D分布的扫描探针技术的一个或多个掺杂剂和污染物深度分布来确定势垒区的第一导电类型掺杂剂的分布。
在一些示例中，势垒区中的最大掺杂浓度峰值与第一主表面之间的竖向距离可以在第二竖向距离的30%至70%的范围内。势垒区中的最大掺杂浓度峰值与第一主表面之间的竖向距离也可以在第二竖向距离的40%至60%的范围内。
在一些示例中，半导体器件可以进一步包括在第一沟槽中的第二电极、在第二沟槽中的第二电极和在第三沟槽中的第二电极。在第一至第三沟槽的每个中，电极和第二电极可以沿着横向方向彼此面对，并且可以在电极和第二电极之间布置电介质。例如，第一至第三沟槽中的每个中的电极和第二电极可以具有相同或相似的竖向延伸和位置。通过在沟槽中的电极和第二电极之间布置电介质，可以实现更低的反馈电容。这可以允许例如更低的关断开关损耗Eoff。
在一些示例中，半导体器件可以包括晶体管单元区域和在第一主表面处至少部分地围绕晶体管单元区域的边缘终止区域。与在晶体管单元区域的第二部分中相比，在晶体管单元区域的第一部分中包括第二栅极电极的沟槽的百分比可以更小。第二部分可以被布置在第一部分和边缘终止区域之间。例如，第二部分也可以被布置在第一部分和栅极焊盘之间或者在第一部分和栅极互连线之间。
在一些示例中，被配置为由多个沟槽中的一个沟槽中的第一栅极电极控制的沟道的宽度不同于被配置为由多个沟槽中的另一个沟槽中的第二栅极电极控制的沟道的宽度。例如，沟道的宽度可以对应于被沿着其中形成有沟道的对应沟槽的纵向方向部署的所有源极区的横向延伸的总和。
在上面和下面描述的示例和特征可以被组合。
关于上面的示例描述的功能和结构细节将同样适用于在各图中图示并且在下面进一步描述的示例性示例。
下面与随附附图有关地解释半导体器件的进一步的示例。关于上面的示例描述的功能和结构细节将同样适用于在各图中图示并且在下面进一步描述的示例性实施例。
图1A示意性地并且示例性地示出半导体器件100的横截面视图的区段，并且图1B是用于图示沿着图1A的线AA的示例性掺杂浓度分布的示意性线图。
半导体器件100包括在具有第一主表面106的半导体本体104中的n-掺杂漂移区102。p掺杂本体区108被布置在漂移区102和第一主表面106之间。
多个沟槽从第一主表面106延伸到半导体本体104中。多个沟槽将半导体本体104图案化为多个台面，包括在第一沟槽1121和第二沟槽1122之间的第一台面1101以及在第二沟槽1122和第三沟槽1123之间的第二台面1102。沟槽可以具有大致笔直的侧壁、倾斜的侧壁，或者可以是凸起形状的，具有与顶部部分相比多出15%或者多出30%或者甚至多出50%的在底部部分处的更高的横向宽度。
第一沟槽中的电极1141是电耦合到第一栅极驱动器输出(在图1A中未图示)的第一栅极电极、电耦合到第二栅极驱动器输出(在图1A中未图示)的第二栅极电极、以及电连接到第一负载接触1151的源极电极的电极组中的一个电极。第二沟槽中的电极1142是电极组中的另一电极，并且第三沟槽中的电极1143是电极组中的剩余的电极。电极组中的电极可以根据各种组合或排列而被分配到第一、第二和第三沟槽。取决于特定的组合，(多个)源极区可以被布置在第一台面1101和/或第二台面1102中(在图1A中未图示)。第一至第三沟槽1121、1122、1123中的电介质1171、1172、1173将第一至第三沟槽中的电极1141、1142、1143与周围的半导体本体104的部分电绝缘。
与漂移区102相比具有更高的掺杂浓度的n掺杂势垒区116在第一台面1101和第二台面1102中的每个中被布置在漂移区102和本体区108之间。从势垒区116的底部到第一主表面106的第一竖向距离d1大于从第二沟槽1122的底部到第一主表面106的第二竖向距离d2的60%。
半导体器件100可以是竖向功率半导体器件。在竖向半导体器件中，例如，负载电流可以沿着竖向方向y在第一表面106处的第一负载接触1151和与第一表面106相对的第二表面处的第二负载接触1152之间流动。第一负载接触1151可以是例如IGBT或反向导通(RC)IGBT的发射极(源极)端子。在IGBT的情况下，n掺杂场停止区可以被布置在漂移区102和第二负载接触1152之间，并且p+掺杂集电极区或空穴注入区可以被布置在场停止区和第二负载接触1152之间，并且可以被进一步电连接到第二负载接触1152。
例如，第一负载接触1151可以包括导电材料或导电材料的组合或者由导电材料或导电材料的组合构成，导电材料例如为掺杂半导体材料(例如简并掺杂的半导体材料)(诸如掺杂多晶硅)、金属或金属化合物。第一负载接触1151还可以包括这些材料的组合，例如衬垫或粘合材料以及电极材料。示例性的接触材料包括例如如下中的一个或多个：氮化钛(TiN)和钨(W)、铝(Al)、铜(Cu)、铝或铜的合金(例如AlSi、AlCu或AlSiCu)、镍(Ni)、钛(Ti)、钨(W)、钽(Ta)、银(Ag)、金(Au)、铂(Pt)、钯(Pd)。第一负载接触1151可以构成形成在半导体本体104上的布线区域或者是该布线区域的一部分。布线区域可以包括一个、两个、三个或者甚至更多的布线层级，其可以包括图案化的或非图案化的金属层和被布置在图案化的或非图案化的金属层之间的层间电介质。例如，通孔可以电互连不同的布线层级。凹槽接触118电连接半导体本体104(例如本体区108)和第一负载接触1151。作为凹槽接触的替换或者除了凹槽接触之外，还可以形成平坦接触(未图示)。层间电介质120被布置在第一负载接触1151和第一主表面106之间。针对第一负载接触1151的细节同样适用于第二负载接触1152。
第一台面1101(或第二台面1102)在第一主表面106处的宽度w与第一台面1101的竖向延伸d之间的比率大于4。例如，第一台面1101在第一主表面106处的宽度可以小于1.2μm。
在沿着图1A的线AA'的竖向方向y取得的图1B的示意性线图中图示掺杂浓度c1、c2的示例性分布。掺杂浓度c1、c2的分布跨本体区108和势垒区116延伸。在势垒区116中的最大掺杂浓度峰值P1、P2与第一主表面106之间的竖向距离dv在第二竖向距离d2的30%至70%的范围内。
例如，可以通过沿着势垒区116的竖向延伸对浓度c1、c2进行积分来确定势垒区116的n型掺杂剂的剂量。例如，剂量可以大于2×1013 cm-2。
参照图2的示意性横截面视图中的示例性的IGBT 101，第一沟槽中的电极1141是电耦合到第一负载接触1151的源极电极。第二沟槽中的电极1142是电耦合到第一栅极驱动器输出G1的第一栅极电极。第三沟槽中的电极1143是电耦合到第二栅极驱动器输出G2的第二栅极电极。第一台面1101包括邻接第二沟槽1122的源极区122。第二沟槽中的电极1142被配置为控制在第一台面1101中的本体区108和第二沟槽1122之间的界面124处的电子沟道。同样，第三沟槽中的电极1143可以被配置为控制在第二台面1102和第三沟槽1123之间的界面126处的空穴沟道。这可以允许通过第二沟槽1122在去饱和阶段中分离n型即电子沟道和p型即空穴沟道，由此允许减少去饱和阶段中的n沟道和p沟道之间的相互干扰。
IGBT 101进一步包括在漂移区102和第二负载接触1152之间的n掺杂场停止区128，并且进一步包括在场停止区128和第二负载接触1152之间的p+掺杂集电极区或空穴注入区130。
图3的示意性横截面视图中的示例性的IGBT 101类似于图2中的IGBT 101，除了第二台面1102中的本体区108被与第一台面1101中的本体区108电气分离。通过省略第一负载接触1151和本体区108之间的电接触，使第二台面1102中的本体区108电浮置。用于支持去饱和阶段的p沟道可以是在第三台面1103中的本体区108和第三沟槽1123之间的界面127处由第三沟槽1123中的电极控制的。
图4A的示意性横截面视图中的示例性的IGBT 101类似于图2中的IGBT 101，除了进一步的源极区122被布置在邻接第三沟槽1123但是不邻接第二沟槽1122的第二台面1102中。替代分离地接触台面和沟槽中的电极的若干个凹槽接触(在上面提到)，共享的凹槽接触1181可以连接台面和在邻接台面的沟槽中的电极(参见图4B)。共享的凹槽接触1182还可以连接台面和在台面之间的沟槽中的电极(参见图4C)。
在图5的示意性横截面视图中图示另一示例性的IGBT 101。第一沟槽中的电极1141是电耦合到第一栅极驱动器输出G1的第一栅极电极。第二沟槽中的电极1142是电耦合到第一负载接触1151的源极电极。第三沟槽中的电极1143是电耦合到第二栅极驱动器输出G2的第二栅极电极。第一台面1101包括邻接第一沟槽1121的源极区122。第一沟槽中的电极1141被配置为控制在第一台面1101中的本体区108和第一沟槽1121之间的界面123处的电子沟道。同样，第三沟槽中的电极1143可以被配置为控制在第二台面1102和第三沟槽1123之间的界面126处的空穴沟道。这可以允许通过第二沟槽1122来在去饱和阶段中分离n型即电子沟道和p型即空穴沟道，由此允许减少去饱和阶段中的n沟道和p沟道之间的相互干扰。
图6的示意性横截面视图中的示例性的IGBT 101类似于图5中的IGBT 101，除了第二台面1102中的本体区108与第一台面1101中的本体区108电气分离。通过省略第一负载接触1151和本体区108之间的电接触，使第二台面1102中的本体区108电浮置。在第三台面1103中的本体区108和第三沟槽1123之间的界面127处的p沟道可以被由第三沟槽1123中的电极控制以用于支持去饱和阶段。
图7的示意性横截面视图中的示例性的GBT 101类似于图5中的IGBT 101，除了进一步的源极区122被布置在邻接第三沟槽1123的第二台面1102中。
在图5至图7中图示的IGBT设计可以被通过在第一沟槽1121和第三沟槽1123之间布置多于一个的包括源极电极的第二沟槽1122来进行修改。图8的示意性横截面视图中的示例性的GBT 101图示在第一沟槽1121和第三沟槽1123之间的两个第二沟槽1122。在图8中，第二沟槽1122之间的第四台面区1104被电连接到第一负载电极1151。在图9中图示的示例性的GBT 101类似于图8中的IGBT 101，除了第一台面1101中的本体区108与第四台面1104中的本体区108电气分离。
图10的示意性横截面视图图示可以例如被布置在第一至第三沟槽1121、1122、1123的不同组之间的第四沟槽1124。图10的视图仅图示沟槽的布置而没有提供关于半导体区或接触方案的细节。第四沟槽1124中的每个包括在第四沟槽中的电极1144和电介质1174。通过更改在第一至第三沟槽1121、1122、1123的不同组之间的第四沟槽1124的数量，第四沟槽1124的序列的横向延伸wl可以变化。例如，横向延伸wl可以小于半导体本体104的厚度(即竖向延伸)的20%或小于该厚度的15%或小于该厚度的10%。这可以允许例如调整电荷载流子积累(例如在导通状态下的电荷载流子等离子体)、电容(例如输入电容和输出电容)以及栅极电荷。第四沟槽中的电极1144可以被电耦合到第一负载接触L1或者被电耦合到第一栅极驱动器输出G1或第二栅极驱动器输出G2。当将第四沟槽中的电极1144电耦合到第一栅极驱动器输出G1或第二栅极驱动器输出G2时，邻接对应的第四沟槽1124的台面区可以不被电接触，例如是电浮置的和/或可以不包括任何源极区。这可以允许避免在器件的导通状态下朝向集电极注入电子。
图11的示意性横截面视图图示包括第三沟槽1123的示例性的GBT 101，第三沟槽1123具有电耦合到第一栅极驱动器输出G1的电极1143。第三沟槽1123被布置在第二沟槽1122之间，其中每个第二沟槽1122中的电极1142被电耦合到第一负载接触端子L1，例如源极或发射极端子。第二沟槽1122和第三沟槽1123被布置在第一沟槽1121之间，其中每个第一沟槽1121中的电极1141被电耦合到第二栅极驱动器输出G2。这可以允许进一步改进去饱和机制。
在图12A至图12C的示意性横截面视图中图示的示例性的GBT 101的每个包括在第一至第三沟槽中的第二电极。第一至第三沟槽中的第二电极还被电耦合到第一栅极驱动器输出G1、第二栅极驱动器输出G2和第一负载接触1151之一。图12A至图12C的示意性视图图示第一沟槽中的第二电极11412和第二沟槽中的第二电极11422。
通过将第一至第三沟槽1121、1122、1123中的两个电极电连接到电极组的相同或不同的电极，可以实现各种组合和电极排列。在第一至第三沟槽1121、1122、1123的每个中，电极和第二电极沿着横向方向彼此面对，并且电介质被布置在电极和第二电极之间(参见例如在第二沟槽中的电极1142和第二沟槽中的第二电极11422之间的电介质1172)。
图13的示意性平面视图图示示例性的半导体器件100，其包括晶体管单元区域132和在第一主表面处至少部分地围绕晶体管单元区域132的边缘终止区域134。与在晶体管单元区域132的第二部分1322中相比，在晶体管单元区域132的第一部分1321中包括第二栅极电极的沟槽的百分比更小，其中第二部分1322被布置在第一部分1321和边缘终止区域134之间。晶体管单元区域132中的沟槽可以沿着第一横向方向x1平行延伸。
图14A的示意性平面视图图示示例性的半导体器件100，其具有与在第一部分1321中相比更大的被配置为在第二部分1322中由第二栅极电极G2控制的沟道宽度。例如，与第一部分1321相比，这可以允许在第二部分1322中增加负载电流密度。例如，在图13和图14A中图示的示例可以允许跨器件的有源区域(例如晶体管单元区域)使能量耗散均匀化。此外，与在第一部分1321中相比，被配置为在第二部分1322中由第一栅极电极G1控制的沟道的宽度也可以更大。这可以允许在开关期间降低第二部分1322中的电流密度，并且可以允许改进开关期间的鲁棒性。例如，第二部分1322的横向延伸wt大于半导体本体的厚度的10%，或者大于半导体本体的厚度的20%，或者甚至大于半导体本体的厚度的30%。第二部分1322可以覆盖例如器件100的有源区域的20%和70%之间、或者30%和60%之间、或者40%和60%之间。参照图14B的示意性顶视图，第二部分1322也可以被划分成若干个子部分13221、13222，其中子部分13221、13222例如可以关于一个或多个特性而彼此不同。
连同先前描述的示例和各图中的一个或多个一起提及和描述的方面和特征也可以与其它示例中的一个或多个组合以便替代其它示例的类似特征或者以便附加地将特征引入到其它示例。
虽然已经在此图示和描述了具体实施例，但是本领域普通技术人员将领会，在不脱离本发明的范围的情况下，各种各样的替换和/或等同的实现可以代替所示出和描述的具体实施例。本申请意图覆盖在此讨论的具体实施例的任何适配或变化。因此意图的是本发明仅受权利要求及其等同物限制。

Claims (16)

1.一种半导体器件(100)，包括：
在具有第一主表面(106)的半导体本体(104)中的第一导电类型的漂移区(102)；
在漂移区(102)和第一主表面(106)之间的第二导电类型的本体区(108)；
多个沟槽，其从第一主表面(106)延伸到半导体本体(104)中，所述多个沟槽将半导体本体(104)图案化成多个台面，所述多个台面包括在第一沟槽(1121)和第二沟槽(1122)之间的第一台面(1101)以及在第二沟槽(1122)和第三沟槽(1123)之间的第二台面(1102)，其中
第一沟槽中的电极(1141)是电耦合到第一栅极驱动器输出的第一栅极电极、电耦合到第二栅极驱动器输出的第二栅极电极、以及电连接到第一负载接触(1151)的源极电极的电极组中的一个电极，
第二沟槽中的电极(1142)是电极组中的另一电极，并且第三沟槽中的电极(1143)是电极组中的剩余的电极；
第一导电类型的势垒区(116)，其具有比漂移区(102)高的掺杂浓度并且在第一台面(1101)和第二台面(1102)的每个中被布置在漂移区(102)和本体区(108)之间，并且其中从势垒区(116)的底部到第一主表面(106)的第一竖向距离(d1)大于从第二沟槽(1122)的底部到第一主表面(106)的第二竖向距离(d2)的60%。
2.根据权利要求1所述的半导体器件(100)，其中第一沟槽中的电极(1141)是源极电极，第二沟槽中的电极(1142)是第一栅极电极，并且第三沟槽中的电极(1143)是第二栅极电极。
3.根据权利要求2所述的半导体器件(100)，其中第一台面(1101)和第二台面(1102)中的仅第一台面(1101)包括邻接第二沟槽(1122)的源极区。
4.根据权利要求2或3所述的半导体器件(100)，其中第一台面(1101)中的本体区(108)和第二台面(1102)中的本体区(108)是电分离的。
5.根据权利要求1所述的半导体器件(100)，其中第一沟槽中的电极(1141)是第一栅极电极，第二沟槽中的电极(1142)是源极电极，并且第三沟槽中的电极(1143)是第二栅极电极。
6.根据权利要求5所述的半导体器件(100)，其中第一台面(1101)中的任何源极区仅邻接第一沟槽和第二沟槽(1121、1122)中的第一沟槽(1121)。
7.根据权利要求2至6中的任何一项所述的半导体器件(100)，其中第二台面(1102)中的源极区邻接第三沟槽(1123)。
8.根据权利要求2至6中的任何一项所述的半导体器件(100)，其中在第二台面(1102)的邻接第三沟槽(1123)的部分中没有任何源极区。
9.根据前述权利要求中的任何一项所述的半导体器件(100)，其中第一台面(1101)在对应于第一台面(1101)的竖向延伸(d)的一半的竖向水平面处的宽度(w)小于1.2μm。
10.根据前述权利要求中的任何一项所述的半导体器件(100)，其中第一台面(1101)在对应于第一台面(1101)的竖向延伸(d)的一半的竖向水平面处的宽度(w)与第一台面(1101)的竖向延伸(d)之间的比率大于4。
11.根据前述权利要求中的任何一项所述的半导体器件(100)，其中势垒区(116)中的最大掺杂浓度是漂移区的邻接势垒区(116)的部分中的最大掺杂浓度的至少100倍高，其中漂移区的部分的竖向延伸等于势垒区(116)的竖向延伸。
12.根据前述权利要求中的任何一项所述的半导体器件(100)，其中势垒区(116)的第一导电类型掺杂剂的剂量大于2×1013 cm-2。
13.根据前述权利要求中的任何一项所述的半导体器件(100)，其中势垒区(116)中的最大掺杂浓度峰值和第一主表面(106)之间的竖向距离在第二竖向距离(d2)的30%至70%的范围内。
14.根据前述权利要求中的任何一项所述的半导体器件(100)，进一步包括在第一沟槽中的第二电极(11412)、在第二沟槽中的第二电极(11422)以及在第三沟槽中的第二电极，其中在第一到第三沟槽中的每个中，电极和第二电极沿着横向方向彼此面对并且电介质被布置在电极和第二电极之间。
15.根据前述权利要求中的任何一项所述的半导体器件(100)，进一步包括晶体管单元区域(132)和在第一主表面(106)处至少部分地围绕晶体管单元区域(132)的边缘终止区域(134)，其中与在晶体管单元区域(132)的第二部分(1322)中相比，在晶体管单元区域(132)的第一部分(1321)中包括第二栅极电极的沟槽的百分比更小，其中第二部分(1322)被布置在第一部分(1321)和边缘终止区域(134)之间。
16.根据前述权利要求中的任何一项所述的半导体器件(100)，其中被配置为由所述多个沟槽中的一个沟槽中的第一栅极电极控制的沟道的宽度不同于被配置为由所述多个沟槽中的另一个沟槽中的第二栅极电极控制的沟道的宽度。
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